專利名稱：一種混合非揮發快閃存儲器及其存儲系統的制作方法
技術領域：
本發明涉及存儲器技術領域，特別涉及一種混合非揮發快閃存儲器以及包括該混合非揮發快閃存儲器的存儲系統。
背景技術：
快閃存儲器(Flash)根據其邏輯結構的不同，可以分為NAND型和NOR型兩種。
NAND型閃存，指的是存儲單元通過串聯關系構成整個陣列。由于相鄰存儲單元之間不需要有接觸孔，因此等效的單個存儲單元面積較小，整個陣列結構密度較高。同時，實現NAND結構的存儲單元的結構相對簡單，擦除較快。其缺點在于，讀取速度較慢且不支持代碼本地執行。NAND型閃存的特性決定了其適合高密度大容量數據存儲。
NOR型閃存，指的是存儲單元通過并聯關系構成整個陣列。eNOR特指嵌入到 ASIC(特定用途集成電路)、CPU、DSP(數字信號處理器)等電路系統中的NOR型閃存。并聯結構的陣列決定了 eNOR閃存可以實現隨機讀取，并且讀取速度較快。因此它可以支持代碼本地執行，適用于大量程序存儲。其缺點在于，eNOR閃存的相鄰存儲單元之間都需要接觸孔，同時需要一些輔助的讀寫擦除邏輯，因此其存儲密度較小、容量小。另外，eNOR閃存的擦除和編程速度慢、塊尺寸較大，使得eNOR閃存不適合大容量數據存儲。
由于NAND型閃存和eNOR型閃存具有上述互補的優缺點，故其應用領域互不相同且不能相互代替。現有的同時應用NAND型閃存和eNOR型閃存的數碼產品存在以下問題一方面，NAND型閃存和eNOR型閃存的工藝流程不同，故需要分別制作，增加了產品的制作成本；NAND型閃存是以獨立的芯片集成到系統中，而eNOR型閃存則嵌入到其他電路系統芯片中，二者不同的集成方式導致系統面積較大，從而影響產品的最終尺寸；另一方面，以NAND 型閃存作為大容量數據的存儲介質，而以eNOR型閃存作為小容量的系統程序的存儲介質， 同時需要RAM(隨機存儲器)作為數據緩存介質，不同的存儲系統通過多個芯片封裝組合在一起，導致整個系統結構復雜。
近幾年來，出現了一些將NAND與NOR陣列的優點相結合的新技術，比如三星公司提出的OneNAND結構。該結構基于NAND結構，并結合NOR閃存讀取速度快和代碼芯片內執行的特點，在單獨的OneNAND芯片中集成NOR閃存接口，NAND閃存控制器邏輯、NAND閃存陣列，以及高達5KB的緩沖SRAM(靜態隨機存儲器)作為高速緩沖區。但是OneNAND芯片有其不可克服的缺點，首先，采用與NAND陣列相同的存儲內核，會遭遇存儲壞塊的問題，需要使用專門的嵌入式控制軟件對存儲內核進行管理。另外，采用芯片內部的SRAM作為緩存， 實現芯片內執行程序。但SRAM的晶體管利用效率非常低，無法實現大容量程序的快速存取執行，故在程序存儲容量和執行速度上不能與真正的NOR型閃存相比擬。
又比如Spansion公司提出的ORNAND結構。該結構基于NOR架構，通過雙信息位的方式實現媲美NAND的高密度存儲。不過，ORNAND結構與OneNAND結構一樣都無法直接支持代碼本地執行功能，而是必須通過另外的NOR陣列執行或者將ORNAND的指令代碼下載到DRAM(動態隨機存儲器)中運行。4
綜上，ORNAND與OneNAND技術都沒有從實質上將eNOR閃存和NAND閃存真正融合在一起。所以，需要一種能夠高速讀取、代碼本地運行，同時又能實現大容量數據存儲的存儲器。發明內容
本發明的目的旨在至少解決上述技術缺陷之一，特別是提供一種混合非揮發快閃存儲器，以較小的芯片面積實現NAND閃存的大容量數據存儲和eNOR閃存的快速程序讀取。
為達到上述目的，本發明一方面提出了一種混合非揮發快閃存儲器，包括半導體襯底、形成在所述半導體襯底上的第一存儲器陣列和第二存儲器陣列。其中，所述第一存儲器陣列包括沿第一方向的多個并行排列的存儲單元列，每個所述存儲單元列包括多個第一存儲單元，在第二方向上相鄰的所述存儲單元列之間相互隔離；沿第二方向的多條并行排列的第一字線，和所述第一存儲單元的柵極連接；沿所述第二方向的一條第一源線，將所有所述第一存儲單元的源端連接；沿所述第一方向的多條并行排列的第一位線，與所述第一字線、第一源線交叉排列，和所述第一存儲單元的漏端連接。所述第二存儲器陣列包括 沿所述第一方向的多個串行結構，所述多個串行結構在所述第一方向和第二方向上并行排列，每個所述串行結構包括一個第一選擇晶體管、多個第二存儲單元以及一個第二選擇晶體管，所述晶體管和所述多個第二存儲單元串行連接，在所述第二方向上相鄰的所述串行結構之間相互隔離；沿所述第二方向的多條并行排列的第二字線，和所述第二存儲單元的柵極連接；沿所述第二方向的第一選擇線，并行位于所述多條并行排列的第二字線的第一端，并和所述第一選擇晶體管的柵極連接；沿所述第二方向的第二選擇線，并行位于所述多條并行排列的第二字線的第二端，并和所述第二選擇晶體管的柵極連接；沿所述第一方向的多條并行排列的第二位線，和所述第二字線、第一選擇線及第二選擇線交叉排列，所述串行結構的所述第一選擇晶體管的漏端和與所述串行結構相鄰的一條第二位線連接，所述串行結構的所述第二選擇晶體管的源端和與所述串行結構相鄰的另一條第二位線連接。
其中，所述第一存儲單元和第二存儲單元結構相同，包括位于所述半導體襯底上的溝道區，位于所述溝道區之上的由隧穿氧化層、氮化硅層、阻擋氧化層及多晶硅柵極層依次排列形成的柵極，以及位于所述柵極第一邊緣處所述半導體襯底中的源端和位于所述柵極第二邊緣處所述半導體襯底中的漏端。每個所述第一存儲單元和每個所述第二存儲單元分別可以存儲兩位信息，所述兩位信息分別存儲于所述存儲單元的源端和漏端附近的所述氮化硅層中。
在本發明的一個實施例中，所述半導體襯底為ρ型半導體襯底，所述第一存儲單元和第二存儲單元包括形成在所述P型半導體襯底上的P阱和形成在所述P阱上的所述溝道區，所述溝道區為非均勻摻雜，水平方向摻雜情況為Ρ+/Π-/Ρ+，或者P+/P-/P+，或者 P+/耗盡區/P+。
在本發明的一個實施例中，所述存儲單元列中的相鄰兩個所述第一存儲單元反向串聯，以使相鄰兩個所述第一存儲單元的源端連接在所述第一源線上，或者以使相鄰兩個所述第一存儲單元的漏端連接在同一條所述第一位線上，有利于簡化第一存儲器陣列結構，從而縮小整個存儲器芯片的面積。
在本發明的一個實施例中，所述第一方向上相鄰兩個所述串行結構反向串聯，以使相鄰兩個所述串行結構的所述第一選擇晶體管的漏端連接在與所述串行結構相鄰的一條所述第二位線上，或者以使相鄰兩個所述串行結構的所述第二選擇晶體管的源端連接在與所述串行結構相鄰的另一條所述第二位線上，有利于簡化第二存儲器陣列結構，從而縮小整個存儲器芯片的面積。
本發明另一方面還提出了一種包含上述混合非揮發快閃存儲器的存儲系統。
在本發明的一個實施例中，所述混合非揮發快閃存儲器的所述第一存儲器陣列作為所述存儲系統的程序存儲器，用于存儲程序，以實現快速讀取程序和代碼本地運行；所述混合非揮發快閃存儲器的所述第二存儲器陣列作為所述存儲系統的數據存儲器，用于存儲數據，以實現大容量存儲數據。
在本發明的一個實施例中，所述存儲系統還包括微處理器和隨機存儲器，其中， 所述隨機存儲器用于暫存數據，所述程序存儲器、數據存儲器和隨機存儲器分別與所述微處理器連接，由所述微處理器控制執行存儲命令。
在本發明的一個實施例中，所述程序存儲器、數據存儲器和隨機存儲器分別通過地址總線和數據總線以和所述微處理器雙線連接。
在本發明的一個實施例中，所述存儲系統可以應用于身份證智能卡、電話智能卡、 手機SIM卡、安全數碼SD卡等智能卡或存儲卡中。用戶不僅可以在該存儲系統中存儲數據， 還可以存儲程序，有利于簡化手機相機等電子數碼產品的系統構造，提高系統運行速度，減小功耗。
根據本發明實施例的混合非揮發快閃存儲器，通過采用高密度的雙位非均勻溝道器件作為存儲單元，并以此在同一個芯片上構成NOR陣列(第一存儲器陣列)和NAND陣列 (第二存儲器陣列)，實現eNOR和NAND閃存的單芯片混合存儲。其有益效果體現在
(I)NOR陣列中的單個存儲單元從功能上可以等效為由一個柵控制的一個存儲管加一個選擇管，存儲管用來存儲信息，可以對其進行編程、擦除和讀取等操作；通過選擇管的導通和關斷來控制該存儲單元是否被選中。該NOR陣列架構既可以提高存儲密度，又可以避免過擦除帶來的漏電問題，簡化外圍控制電路；
(2) NAND陣列中的單個存儲單元可以實現1位存儲、2存儲以及多電平 (Multi-Level)存儲，并且能夠進行正反向編程擦除與讀取，具有大容量數據存儲能力以及靈活的操作方式。另外，該NAND陣列架構占用面積小、集成度高，降低功耗，節約成本，適于存儲器小尺寸高密度的發展需求。
(3)基于該雙位非均勻溝道器件的eNOR和NAND陣列使用完全相同的工藝流程制作，從而可以在同一芯片上實現eNOR和NAND閃存的真正集成，減小芯片面積的同時，兼具 NAND大容量數據存儲和eNOR快速程序存儲的優點。
本發明附加的方面和優點將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過本發明的實踐了解到。


本發明上述的和/或附加的方面和優點從下面結合附圖對實施例的描述中將變得明顯和容易理解，其中
圖1為本發明實施例的混合非揮發快閃存儲器的存儲單元的剖面示意圖2為本發明實施例的由SONOS快閃存儲器單元構成的NOR閃存陣列結構示意圖3為本發明實施例的由SONOS快閃存儲器單元構成的NAND閃存陣列結構示意圖4為包含本發明實施例的混合非揮發快閃存儲器的存儲系統結構示意圖。
具體實施方式
下面詳細描述本發明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本發明，而不能解釋為對本發明的限制。
在本發明的描述中，需要理解的是，術語“中心”、“縱向”、“橫向”、“上”、“下”、“前”、 “后”、“左”、“右”、“豎直”、“水平”、“頂”、“底” “內”、“外”等指示的方位或位置關系為基于附圖所示的方位或位置關系，僅是為了便于描述本發明和簡化描述，而不是指示或暗示所指的裝置或元件必須具有特定的方位、以特定的方位構造和操作，因此不能理解為對本發明的限制。
需要說明的是，此外，術語“第一”、“第二”僅用于描述目的，而不能理解為指示或暗示相對重要性或者隱含指明所指示的技術特征的數量。由此，限定有“第一”、“第二”的特征可以明示或者隱含地包括一個或者更多個該特征。進一步地，在本發明的描述中，除非另有說明，“多個”的含義是兩個或兩個以上。
本發明實施例提供一種混合非揮發快閃存儲器以及包括該混合非揮發快閃存儲器的存儲系統，通過采用高密度的雙位非均勻溝道器件作為存儲單元，并以此在同一個芯片上形成成NOR陣列(第一存儲器陣列)和NAND陣列(第二存儲器陣列)，實現eNOR和 NAND閃存的單芯片混合存儲。下面結合

本發明的具體實施方式
。
圖1為本發明實施例的混合非揮發快閃存儲器的存儲單元的剖面示意圖。如圖1 所示，該存儲單元包括位于半導體襯底100上的溝道區308 ；位于溝道區308上的依次由隧穿二氧化硅層304、用于電荷俘獲的氮化硅層303、二氧化硅層302組成的復合介質層；以及在復合介質層上是起控制作用的多晶硅控制柵301，與復合介質層共同構成柵結構(即柵極)；在不均勻溝道308左邊位于柵結構第一邊緣處襯底100中的源端306 ；在不均勻溝道308右邊位于柵結構第二邊緣處襯底100中的漏端305。該存儲單元可以存儲兩位信息 bitl和bit2，其中，bitl存儲于存儲單元的源端306附近的氮化硅層303中，bit2存儲于存儲單元的漏端305附近的氮化硅層303中。
其中，根據現有技術公知的設計要求(例如ρ型襯底或者η型襯底)，襯底100可以包括各種摻雜配置。襯底100還可以包括硅、鍺、金剛石、碳化硅、砷化鎵、砷化銦或者磷化銦等半導體材料。此外，襯底100可以可選地包括外延層，可以被應力改變以增強其性能，以及也可以包括絕緣體上硅(SOI)結構。在本實施例中，襯底100為P型硅襯底，故該存儲單元的結構為硅-氧化層-氮化硅-氧化層-硅型SONOS快閃存儲器。優選地，本實施例的存儲單元還包括位于P型半導體襯底100上的P阱200。其中，位于P阱200上的溝道區308為非均勻摻雜，水平方向摻雜情況為ρ+/η-/ρ+(如圖1所示)，或者ρ+/ρ-/ρ+，或者P+/耗盡區/ρ+。
根據本發明實施例的混合非揮發快閃存儲器包括半導體襯底100，以及形成在半導體襯底100上的NOR陣列和NAND陣列。以下分別描述由上述SONOS快閃存儲器單元構成的NOR陣列和NAND陣列結構。
由上述SONOS快閃存儲器單元構成的NOR閃存陣列結構如圖2所示。該陣列結構包括多個存儲單元分別沿行方向(第二方向W)和列方向(第一方向L) 二維排列，在列方向上形成存儲單元列，在行方向上相鄰的存儲單元列之間相互隔離，例如可以采用沿列方向的淺槽隔離結構(STI)進行隔離。其中，同一行的每個存儲單元的柵極401通過第一字線 WL連接，故陣列中包括多條沿行方向的并行排列的第一字線WL(如圖2所示的WL1、WL2)； 陣列中每個存儲單元的源端404通過一條第一源線SL(如圖2所示的SL)連接，即陣列中的各個存儲單元是共源的；同一列的每個存儲單元的漏端405通過第一位線BL連接，故陣列中包括多條沿列方向的并行排列的第一位線BL(如圖2所示的BL1、BL2、BL3)。第一位線BL與第一字線WL、第一源線SL交叉排列。
在本發明實施例中，同一存儲單元列中的相鄰兩個存儲單元反向串聯，也就是說， 相鄰兩個存儲單元的源端404連接在源線SL上，或者漏端405連接在同一條第一位線BL 上。有利于簡化NOR陣列結構，從而縮小整個存儲器芯片的面積。
根據本發明實施例的NOR陣列中的單個存儲單元從功能上可以等效為一個存儲管加一個選擇管(例如MOS晶體管)，該存儲管和選擇管由一個柵控制。存儲管用來存儲信息，可以對其進行編程、擦除和讀取等操作；通過選擇管的導通和關斷來控制該存儲單元是否被選中。該NOR陣列架構既可以提高存儲密度，又可以避免過擦除帶來的漏電問題，簡化外圍控制電路。
由上述SONOS快閃存儲器單元構成的NAND閃存陣列結構如圖3所示。該陣列結構包括多個SONOS串行結構STi在行方向(第二方向W)和列方向(第一方向L) 二維排列。 其中，每個串行結構STi包括在列方向上順次串聯的一個第一選擇晶體管501D(即位線選擇晶體管501D)、多個SONOS快閃存儲器單元和一個第二選擇晶體管501S (即源線選擇晶體管501S)。在行方向上相鄰的串行結構STi之間相互隔離，例如可以采用沿列方向的淺槽隔離結構(STI)進行隔離。每個串行結構STi所包含的SONOS存儲單元的數量可以為但不限于圖3中所示的16個。在行方向上每個SONOS存儲單元的柵極通過一條第二字線WL’ (如圖3中的Wi)’ -WL15’ )連接，同時行方向上每個位線選擇晶體管501D的柵極通過一條第一選擇線BkL(如圖3中的BSeLO、BSeLl)連接，行方向上每一個源線選擇晶體管501S的柵極通過一條第二選擇線GkL(如圖3中的GSeLO、BSeLl)連接。第二位線BL’和第二字線WL，、第一選擇線BSeL及第二選擇線GSeL交叉排列。
在本發明實施例中，在列方向上相鄰的兩個串行結構STi反相串聯，也就是說，在列方向，相鄰串行結構STi的位線選擇晶體管501D的漏端503共同連接到一條第二位線 BLi',而相鄰串行結構STi的源線選擇晶體管501S的源端505共同連接到前一條第二位線 BLi-1’，其中，i為第二位線BL’的編號。該反向串聯的結構有利于減少NAND陣列的數據線數量，簡化NAND陣列結構，從而縮小整個存儲器芯片的面積。
根據本發明實施例的NAND陣列中的單個存儲單元可以實現1位存儲、2存儲以及多電平(Multi-Level)存儲，并且能夠進行正反向編程擦除與讀取，具有大容量數據存儲能力以及靈活的操作方式。另外，該NAND陣列架構占用面積小、集成度高，降低功耗，節約成本，適于存儲器小尺寸高密度的發展需求。
本發明實施例提供一種基于雙位非均勻溝道器件的混合非揮發快閃存儲器，即具備NAND閃存的小尺寸高密度的優點，又具備eNOR閃存支持代碼本地執行，讀取速度較快的優點，并且根據本發明實施例的eNOR陣列由于采用雙位非均勻溝道器件為存儲單元，相對于普通的eNOR陣列存儲密度更高。此外，基于雙位非均勻溝道器件的eNOR和NAND陣列可以使用完全相同的工藝流程進行制作，從而可以在同一芯片上實現eNOR和NAND閃存的真正集成，在減小芯片面積的同時，兼具NAND大容量數據存儲和eNOR快速程序存儲的優點。
本發明實施例另一方面提供一種包含根據本發明實施例第一方面的混合非揮發快閃存儲器的存儲系統，如圖4所示。其中，該混合非揮發快閃存儲器的NOR陣列作為存儲芯片的程序存儲器606，用于存儲程序，以實現快速讀取程序和代碼本地運行；該混合非揮發快閃存儲器的NAND陣列作為存儲芯片的數據存儲器608，用于存儲數據，以實現大容量存儲數據。該存儲系統可以應用于各種用于識別信息的智能卡，例如身份證智能卡、電話卡、手機SIM卡等，也可以應用于用于存儲信息的存儲卡，例如SD卡(安全數碼卡)等。通過集成有NOR陣列和NAND陣列的混合非揮發快閃存儲器，既可以滿足用戶大容量存儲的需求，又可以提高程序執行速度，并且有利于簡化產品的系統構造，提高系統運行速度，減小系統功耗。
本發明實施例以應用于智能卡的存儲系統為例，如圖4所示，該存儲系統包括 微處理器MCU602、RAM604、程序存儲器606和數據存儲器608。程序存儲器606、數據存儲器608和RAM604分別與微處理器MCU602連接，例如，程序存儲器606、數據存儲器608和 RAM604分別通過各自的地址總線601和數據總線603以和微處理器MCU602雙線連接，由微處理器MCU602控制執行相應的存儲命令。其中，RAM604用于暫存程序和數據，程序存儲器 606用于存儲需快速讀取和運行的程序，數據存儲器608用于存儲大容量的數據。
在本說明書的描述中，參考術語“一個實施例”、“一些實施例”、“示例”、“具體示例”、或“一些示例”等的描述意指結合該實施例或示例描述的具體特征、結構、材料或者特點包含于本發明的至少一個實施例或示例中。在本說明書中，對上述術語的示意性表述不一定指的是相同的實施例或示例。而且，描述的具體特征、結構、材料或者特點可以在任何的一個或多個實施例或示例中以合適的方式結合。
盡管已經示出和描述了本發明的實施例，對于本領域的普通技術人員而言，可以理解在不脫離本發明的原理和精神的情況下可以對這些實施例進行多種變化、修改、替換和變型，本發明的范圍由所附權利要求及其等同限定。
權利要求
1.一種混合非揮發快閃存儲器，包括 半導體襯底；形成在所述半導體襯底上的第一存儲器陣列，包括沿第一方向的多個并行排列的存儲單元列，每個所述存儲單元列包括多個第一存儲單元，在第二方向上相鄰的所述存儲單元列之間相互隔離，沿所述第二方向的多條并行排列的第一字線，和所述第一存儲單元的柵極連接， 沿所述第二方向的一條第一源線，將所有所述第一存儲單元的源端連接， 沿所述第一方向的多條并行排列的第一位線，與所述第一字線、第一源線交叉排列，和所述第一存儲單元的漏端連接；和形成在所述半導體襯底上的第二存儲器陣列，包括沿所述第一方向的多個串行結構，所述多個串行結構在所述第一方向和第二方向上并行排列，每個所述串行結構包括一個第一選擇晶體管、多個第二存儲單元以及一個第二選擇晶體管，在所述第二方向上相鄰的所述串行結構之間相互隔離，沿所述第二方向的多條并行排列的第二字線，和所述第二存儲單元的柵極連接， 沿所述第二方向的第一選擇線，并行位于所述多條并行排列的第二字線的第一端，并和所述第一選擇晶體管的柵極連接，沿所述第二方向的第二選擇線，并行位于所述多條并行排列的第二字線的第二端，并和所述第二選擇晶體管的柵極連接，沿所述第一方向的多條并行排列的第二位線，和所述第二字線、第一選擇線及第二選擇線交叉排列，所述串行結構的所述第一選擇晶體管的漏端和與所述串行結構相鄰的一條所述第二位線連接，所述串行結構的所述第二選擇晶體管的源端和與所述串行結構相鄰的另一條所述第二位線連接；其中，所述第一存儲單元和第二存儲單元的結構相同，包括位于所述半導體襯底上的溝道區，位于所述溝道區之上的由隧穿氧化層、氮化硅層、阻擋氧化層及多晶硅柵極層依次排列形成的柵極，以及位于所述柵極第一邊緣處所述半導體襯底中的源端和位于所述柵極第二邊緣處所述半導體襯底中的漏端。
2.如權利要求1所述的混合非揮發快閃存儲器，其特征在于，每個所述第一存儲單元和每個所述第二存儲單元分別存儲兩位信息，所述兩位信息分別存儲于所述存儲單元的源端和漏端附近的所述氮化硅層中。
3.如權利要求1所述的混合非揮發快閃存儲器，其特征在于，所述半導體襯底為P型半導體襯底，所述第一存儲單元和第二存儲單元包括形成在所述P型半導體襯底上的P阱和形成在所述P阱上的所述溝道區，所述溝道區為非均勻摻雜，水平方向摻雜情況為P+/n-/ P+，或者p+/p-/p+,或者P+/耗盡區/P+。
4.如權利要求1所述的混合非揮發快閃存儲器，其特征在于，所述存儲單元列中的相鄰兩個所述第一存儲單元反向串聯，以使相鄰兩個所述第一存儲單元的源端連接在所述第一源線上；或者以使相鄰兩個所述第一存儲單元的漏端連接在同一條所述第一位線上。
5.如權利要求1所述的混合非揮發快閃存儲器，其特征在于，所述第一方向上相鄰兩個所述串行結構反向串聯，以使相鄰兩個所述串行結構的所述第一選擇晶體管的漏端連接在與所述串行結構相鄰的一條所述第二位線上；或者以使相鄰兩個所述串行結構的所述第二選擇晶體管的源端連接在與所述串行結構相鄰的另一條所述第二位線上。
6.一種存儲系統，其特征在于，所述存儲系統包括如權利要求1-5任一項所述的混合非揮發快閃存儲器。
7.如權利要求6所述的存儲系統，其特征在于，所述混合非揮發快閃存儲器的所述第一存儲器陣列為所述存儲系統的程序存儲器，所述混合非揮發快閃存儲器的所述第二存儲器陣列為所述存儲系統的數據存儲器。
8.如權利要求6所述的存儲系統，其特征在于，還包括微處理器和隨機存儲器，其中， 所述隨機存儲器用于暫存數據，所述程序存儲器、數據存儲器和隨機存儲器分別與所述微處理器連接，由所述微處理器控制執行存儲命令。
9.如權利要求8所述的存儲系統，其特征在于，所述程序存儲器、數據存儲器和隨機存儲器分別通過地址總線和數據總線以和所述微處理器雙線連接。
全文摘要
本發明提供一種混合非揮發快閃存儲器，該存儲器的存儲單元包括位于所述半導體襯底上的溝道區，位于所述溝道區之上的由隧穿氧化層、氮化硅層、阻擋氧化層及多晶硅柵極層依次排列形成的柵極，以及位于所述柵極第一邊緣處所述半導體襯底中的源端和位于所述柵極第二邊緣處所述半導體襯底中的漏端。本發明實施例通過采用高密度的雙位非均勻溝道器件作為存儲單元，并以此在同一個芯片上構成NOR陣列和NAND陣列，利用同一種工藝形成eNOR閃存和NAND閃存的單芯片混合存儲，從而以較小的芯片面積實現NAND閃存的大容量數據存儲和eNOR閃存的快速程序讀取。
文檔編號G11C16/04GK102544022SQ20121000225
公開日2012年7月4日 申請日期2012年1月5日 優先權日2012年1月5日
發明者劉利芳, 潘立陽 申請人:清華大學