存儲器控制電路與控制存儲器模塊的數據讀取程序的方法
【專利摘要】本發明公開了一種存儲器控制電路及控制存儲器模塊的數據讀取程序的方法。于該數據讀取程序中，該存儲器模塊系傳送一數據信號及用來還原該數據信號的一數據觸發信號，該數據觸發信號包含一前置部分，該方法包含：控制該存儲器模塊的一阻抗匹配電路，使該數據觸發信號于該前置部分之前維持于一固定電平；產生一時脈；依據該時脈產生一致能信號；依據該致能信號取樣該數據觸發信號，以產生一取樣結果；依據該取樣結果調整該致能信號的致能時間點；以及依據該致能信號啟動還原該數據信號的程序。
【專利說明】存儲器控制電路與控制存儲器模塊的數據讀取程序的方法

【技術領域】
[0001]本發明是關于存儲器控制電路，尤其是關于控制存儲器模塊的數據讀取程序的電路與方法。

【背景技術】
[0002]請參閱圖1，其是現有雙倍數據率同步動態隨機存取存儲器(Double Data RateSynchronous Dynamic Random Access Memory,以下簡稱 DDR SDRAM)的系統架構圖。DDRSDRAM10包含存儲器控制電路110與存儲器模塊120。存儲器控制電路110傳送時脈CLK給存儲器模塊120，以作為其操作時的參考時脈。在進行讀取操作時，存儲器控制電路110先發送一個讀取命令CMD給存儲器模塊120，存儲器模塊120依據讀取命令CMD存取其內部的數據來產生數據信號DQ，并且連同用來還原數據信號DQ的數據觸發信號(Data StrobeSignal) DQS —并回傳給存儲器控制電路110。
[0003]請參閱圖2，其是現有DDR SDRAM的信號時序圖。數據觸發信號DQS包含前置(preamble)部分tRPRE以及緊跟在前置部分tRPRE之后用來取樣數據信號DQ的周期性時脈部分。前置部分tRPRE的長度大約等于時脈CLK的一個周期，其中間點標示為P。前置部分tRPRE的用途之一在于指示數據觸發信號DQS的周期性時脈部分的起始位置，因此為了確保數據還原程序的正確性，必須先找出數據觸發信號DQS的前置部分tRPRE。此外，數據觸發信號DQS還包含非穩態部分TRI (斜線部分)，信號在此區間會在高低電平間不規則跳動。
[0004]存儲器控制電路110利用數據觸發信號DQS來取樣數據信號DQ以還原數據。然而因為電路板上的繞線以及各個元件內部或多或少所造成的信號延遲，存儲器模塊120內部的時脈DDR_CLK與存儲器控制電路110的時脈CLK可能已經有一定程度的延遲。因為時脈DDR_CLK與CLK不再是同相位，造成存儲器模塊120所產生的數據觸發信號DQS與存儲器控制電路110本身的時脈CLK不屬于同一個時脈領域(clock domain)O這種情況下要正確地找出數據觸發信號DQS的前置部分tRPRE，便需要有相對應的處理機制。
[0005]現有中常以讀取均衡(read leveling)技術來找出數據觸發信號DQS的前置部分tRPRE。存儲器控制電路110依據時脈CLK產生一個DQS致能(DQS enabling)信號DQS_En，其功用在于指示數據觸發信號DQS的前置部分tRPRE，因此DQS致能信號DQS_En最好能在數據觸發信號DQS的前置部分tRPRE的中間點P處致能(例如由低電平切換到高電平)。當DQS致能信號致能時，代表數據觸發信號DQS的前置部分tRPRE已經發生，也就是還原數據信號DQ的程序即將開始。在讀取均衡的過程中，存儲器控制電路110會連續發送讀取命令CMD，而且每次發送時，皆會將DQS致能信號DQS_En的致能時間點延遲時脈CLK的半個周期，并用DQS致能信號DQS_En來取樣數據觸發信號DQS。當連續的取樣結果符合預設的數據型態時，代表存儲器控制電路110于第一次發送的讀取命令CMD時所對應的DQS致能信號DQS_En即是系統所需要的DQS致能信號，其致能時間點可以指示數據觸發信號DQS的前置部分tRPRE的位置。然而這個方法耗時，而且可能因為數據觸發信號DQS中的非穩態部分TRI而造成誤判。
[0006]另一個現有方法,是利用讀取延遲(read latency)的方式來評估數據觸發信號DQS的前置部分tRPRE的時間。一般而言可以推估存儲器模塊120在收到讀取命令CMD后的多少時間內會發送數據觸發信號DQS，例如是5個時脈CLK的周期的時間。然而因為時脈DDR_CLK與時脈CLK之間有延遲，而且延遲時間的長短與電路板及元件的設計及工藝，或甚至是操作溫度有關。因此若存儲器控制電路110利用本身的時脈CLK為基礎，評估發送讀取命令CMD的5個周期后將收到數據觸發信號DQS的前置部分tRPRE，這樣的判斷方式很容易產生誤差。而且這個方法必須配合數據信號DQ —起判斷，增加操作上的復雜度。


【發明內容】

[0007]鑒于現有技術的不足，本發明的一目的在于提供一種存儲器控制電路與一種控制存儲器模塊的數據讀取程序的方法，以更有效率地產生理想的致能信號。
[0008]本發明揭示了一種存儲器控制電路，用來控制一存儲器模塊的一數據讀取程序，于該數據讀取程序中，該存儲器模塊傳送一數據信號及用來還原該數據信號的一數據觸發信號至該存儲器控制電路，該數據觸發信號包含一前置部分，該存儲器控制電路包含:一時脈產生電路，用來產生一時脈；一控制單元，耦接該存儲器模塊及該時脈產生電路，用來控制該存儲器模塊的一阻抗匹配電路及依據該時脈產生一致能信號；以及一取樣電路，耦接該控制單元，用來依據該致能信號取樣該數據觸發信號，以產生一取樣結果；其中，該控制單元先控制該阻抗匹配電路以使得該數據觸發信號于該前置部分之前維持于一固定電平，再控制該取樣電路依據該致能信號取樣該數據觸發信號，并且依據該取樣結果調整該致能信號的致能時間點，并依據該致能信號啟動還原該數據信號的程序。
[0009]本發明另揭示了一種控制一存儲器模塊的一數據讀取程序的方法，于該數據讀取程序中，該存儲器模塊傳送一數據信號及用來還原該數據信號的一數據觸發信號，該數據觸發信號包含一前置部分，該方法包含:控制該存儲器模塊的一阻抗匹配電路，使該數據觸發信號于該前置部分之前維持于一固定電平；產生一時脈；依據該時脈產生一致能信號；依據該致能信號取樣該數據觸發信號，以產生一取樣結果；依據該取樣結果調整該致能信號的致能時間點；以及依據該致能信號啟動還原該數據信號的程序。
[0010]本發明的存儲器控制電路與控制存儲器模塊的數據讀取程序的方法能夠不受非穩態部分TRI的影響，并且降低判斷時的復雜度，因而更有效率地產生更準確的致能信號。因此，系統能抵抗電壓、溫度、工藝等影響，得以高速讀取DDR SDRAM的數據。
[0011]有關本發明的特征、實作與功效，茲配合附圖作較佳實施例詳細說明如下。

【專利附圖】

【附圖說明】
[0012]圖1為現有DDR SDRAM的系統架構圖；
[0013]圖2為現有DDR SDRAM的信號時序圖；
[0014]圖3為本發明的存儲器控制電路的功能方塊圖；
[0015]圖4為阻抗匹配電路的一實施例的示意圖；
[0016]圖5為本發明DDR SDRAM的信號時序圖；
[0017]圖6為本發明DDR SDRAM的另一信號時序圖；
[0018]圖7為本發明的控制存儲器模塊的數據讀取程序的方法的粗調程序的流程圖；以及
[0019]圖8為本發明的控制存儲器模塊的數據讀取程序的方法的微調程序的流程圖。
[0020]其中，附圖標記說明如下:
[0021]10、30 DDR SDRAM
[0022]110、310存儲器控制電路
[0023]120、320存儲器模塊
[0024]312時脈產生電路
[0025]314取樣電路
[0026]316控制單元
[0027]317延遲單元
[0028]322阻抗匹配電路
[0029]410控制器
[0030]412擴展模式寄存器組
[0031]S710 ?S760、S810 ?S850 步驟

【具體實施方式】
[0032]以下說明內容的技術用語參照本【技術領域】的習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語的解釋是以本說明書的說明或定義為準。
[0033]本發明的揭示內容包含存儲器控制電路與控制存儲器模塊的數據讀取程序的方法，能夠使讀取存儲器數據的過程較不受電壓、溫度、工藝等影響，而能更快速且更精確地讀取數據。該電路與方法可應用于DDR SDRAM，在實施為可能的前提下，本【技術領域】技術人員能夠依本說明書的揭示內容來選擇等效的元件或步驟來實現本發明，亦即本發明的實施并不限于后敘的實施例。由于本發明的存儲器控制電路與控制存儲器模塊的數據讀取程序的方法所包含的部分元件單獨而言可能為已知元件，因此在不影響該裝置發明的充分揭示及可實施性的前提下，以下說明對于已知元件的細節將予以節略。此外，本發明的控制存儲器模塊的數據讀取程序的方法可通過本發明的存儲器控制電路或其等效電路來執行，在不影響該方法發明的充分揭示及可實施性的前提下，以下方法發明的說明將著重于步驟內容而非硬體。
[0034]請參閱圖3，其是本發明的存儲器控制電路的功能方塊圖。DDR SDRAM30包含存儲器控制電路310與存儲器模塊320。存儲器控制電路310包含時脈產生電路312、取樣電路314及控制單元316。存儲器模塊320包含阻抗匹配電路322。為了說明方便及維持圖式的簡潔，圖3中未繪示所有元件間的連結關系或省略與本發明沒有直接關系的元件，例如存儲器控制電路310的控制單元316發送讀取命令CMD給存儲器模塊320，而圖3中省略控制單元316與讀取命令CMD的傳送接腳的連線；另外存儲器模塊320除了阻抗匹配電路322之外亦包含其他元件，例如存儲器晶粒等。以上為本【技術領域】技術人員所熟知，故在不影響本發明的揭示下予以省略。事實上，阻抗匹配電路322即為存儲器模塊320的片上端接(on-die terminat1n, ODT)電路,用來調整線路的阻抗匹配，以消除或減少信號的反射。
[0035]請同時參閱圖2及圖3，在讀取數據的程序中，存儲器控制電路310為了找出數據觸發信號DQS的前置部分tRPRE，控制單元316會依據時脈產生電路312所產生的時脈CLK來產生DQS致能信號DQS_En。取樣電路314受控制單元316的控制，利用DQS致能信號DQS_En來取樣數據觸發信號DQS，并產生取樣結果。控制電路316再依據取樣結果判斷是否需要調整DQS致能信號DQS_En的致能時間點。如圖2所示，當取樣電路312利用DQS致能信號DQS_En來取樣數據觸發信號DQS時，數據觸發信號DQS中的非穩態部分TRI會造成不可預期的取樣結果，因此極易造成誤判。為了排除數據觸發信號DQS中的非穩態部分TRI的影響，本發明利用控制單元316控制存儲器模塊320的阻抗匹配電路322的阻抗匹配設定。
[0036]請參閱圖4，其阻抗匹配電路322的一實施例的示意圖。開關SI與S2受控制器410控制而呈現導通或不導通的狀態。控制單元316可以通過存儲器模塊320的ODT接腳，發送控制信號Ctrl來設定控制器410。電阻Rl及R2的值則由擴展模式寄存器組(extendedmode register set, EMRS) 412設定。存儲器控制電路310的控制單兀316可以通過設定擴展模式寄存器組412的值來改變電阻Rl及R2的值。對第二代雙倍數據率同步動態隨機存取存儲器(DDR2SDRAM)與第三代雙倍數據率同步動態隨機存取存儲器(DDR3SDRAM)而言，數據觸發信號DQS以差動信號(differential signal)的方式傳送，兩個信號分別稱為信號DQS及信號DQS#，通過存儲器模塊320的兩個接腳傳送。在預設的情況下，當阻抗匹配電路322開啟時，不論對于信號DQS或信號DQS#，開關SI及S2導通，電阻Rl及R2的值被設為相同，因此信號DQS或信號DQS#的電壓電平皆為VDD/2，使得這兩個信號經過比較器的比較時，因為電壓相等或相近，造成比較器的輸出端在高低電平間產生不規則的跳動，造成如圖2的非穩態部分TRI。
[0037]為了避免數據觸發信號DQS的非穩態部分TRI造成前置部分tRPRE的誤判，控制單元316于發送讀取命令CMD之前，也就是當存儲器模塊320尚未發送數據觸發信號DQS，信號DQS及信號DQS#尚處于初始狀態時，控制單元316通過設定擴展模式寄存器組412的暫存值，來改變阻抗匹配電路322的阻抗匹配狀態。目的在于使信號DQS及信號DQS#產生一個電壓差，因此比較器的比較結果就能維持在一個固定的電平。例如將信號DQS調整成具有較低的電壓電平，并且將信號DQS#調整成具有較高的電壓電平，比較器的輸出就能維持在低電壓電平。
[0038]請參閱圖5，其是本發明DDR SDRAM的信號時序圖。相較于圖2，因為改變了阻抗匹配電路322的阻抗匹配狀態，數據觸發信號DQS不再有非穩定狀態，而是于前置部分tRPRE之前皆維持在固定的電壓電平(圖5以低電壓電平為例)。當控制單元316依據時脈CLK來觸發DQS致能信號DQS_En的致能時間點，如圖5所示，當DQS致能信號DQS_En的致能時間點位于時脈CLK的第(m-2)個時脈邊緣(clock edge)時(m為大于I的正整數；在圖5所示的例子中，m大于等于7)，此時依據此DQS致能信號DQS_En來取樣數據觸發信號DQS得到的取樣結果將是O (或是低電壓電平)。之后控制單元316重新發送讀取命令CMD，并且將DQS致能信號DQS_En的致能時間點延后至時脈CLK的下一個時脈邊緣(m_l )，也就是將DQS致能信號DQS_En延后時脈CLK的半個周期。此時依據此DQS致能信號DQS_En來取樣數據觸發信號DQS得到的取樣結果將也是O。重復以上步驟，當DQS致能信號DQS_En的致能時間點位于時脈CLK的時脈邊緣m時，此時將會得到取樣結果為I (或是高電壓電平)。因為數據觸發信號DQS在前置部分tRPRE及之前的部分皆為低電壓電平，因此當取樣結果發生位準轉換時，代表數據觸發信號DQS在前置部分tRPRE已經結束。實際操作上，控制單元316—直將取樣結果與預設值I做比較，當取樣結果與預設值相同，代表目前的DQS致能信號DQS_En的致能時間點相當接近數據觸發信號DQS的前置部分tRPRE。此時可以以取樣結果與預設值相同的時脈邊緣，也就是本實施例中的時脈邊緣m為基準，往前回溯I至2個時脈邊緣(也就是時脈邊緣(m-Ι)或時脈邊緣(m-2))作為DQS致能信號DQS_En的致能時間點。因為數據觸發信號DQS與時脈CLK的周期相同，因此時脈邊緣(m-Ι)及時脈邊緣(m-2)必能對應數據觸發信號DQS的前置部分tRPRE。也就是說，依據上述步驟找到符合預設值的時脈邊緣m，再依據其前I至2個時脈邊緣作為致能時間點的DQS致能信號DQS_En，已經可以被用來指示數據觸發信號DQS的前置部分tRPRE，因而可進行接下來的數據還原程序。
[0039]然而如圖5所示，時脈邊緣(m-Ι)或時脈邊緣(m-2)與數據觸發信號DQS的前置部分tRPRE的中間點P仍有些許誤差，此誤差最大可為時脈CLK的半個周期。換句話說，利用前揭步驟所產生的DQS致能信號DQS_En，其精準度為時脈CLK的周期的一半。為了得到更精確的DQS致能信號DQS_En，以下將進行信號的微調。
[0040]在微調程序開始之前，必須先復原在上述粗調程序中經過調整的阻抗匹配電路322，使其回復到阻抗匹配狀態，以消除或減少信號的反射。當阻抗匹配電路322回復到阻抗匹配狀態，表示數據觸發信號DQS于前置部分tRPRE之前會有非穩態部分TRI產生，而不再維持在固定的電壓電平，如圖2所示。然而在粗調程序中已經找出DQS致能信號DQS_En的大約的致能時間點，所以即使數據觸發信號DQS在粗調程序后回復成有非穩態部分TRI，也不影響最終的結果。接下來便可進行DQS致能信號DQS_En的微調程序。
[0041]控制單元316還包含延遲單元317。控制單元316利用該延遲單元317將時脈CLK延遲，并且依據延遲后的時脈調整DQS致能信號DQS_En的致能時間點。延遲單元317延遲的時間長度可以設定為時脈CLK的連續兩個時脈邊緣的η等份，η為大于I的正整數。此延遲的時間長度即為微調程序的精準度。由于時脈CLK的連續兩個時脈邊緣對應時脈CLK的周期的一半，假設其周期為Τ，則微調的精準度即為Τ/2η。
[0042]以η等于4為例，也就是精準度設定為Τ/8。如圖5所示，數據觸發信號DQS的前置部分tRPRE的右半部被等分劃分為4個區間，微調程序尚未開始前時脈邊緣(m-Ι)落于中間點P的右邊第3個區間。第一次延遲時，時脈CLK被延遲T/8，也就是時脈邊緣(m-1)將落于中間點P的右邊第4個區間。控制單元316再依據此時時脈邊緣(m-Ι)的時間點作為DQS致能信號DQS_En的致能時間點，并且控制取樣電路314以DQS致能信號DQS_En取樣數據觸發信號DQS，而產生延遲后的取樣結果。如圖5所示，此時將得到延遲后的取樣結果為O。控制單元316將此延遲后的取樣結果與粗調程序中所設定的預設值做比對，發現兩者不相等，因此必須進行下一輪的微調。相較于第一次的延遲，第二次的延遲中時脈CLK再被延遲T/8，換句話說，第二次的延遲中，時脈CLK實際上由圖5所示的尚未延遲的時序延遲了 2T/8。延遲后的時脈邊緣(m-Ι)將落在數據觸發信號DQS的前置部分tRPRE之外，此時控制單元316將發現對應時脈邊緣(m-Ι)的延遲后的取樣結果為1，與預設值相同。當控制單元316發現延遲后的取樣結果與預設值相同時，便依據此次的延遲時間(即2T/8)來調整DQS致能信號DQS_En的致能時間點。調整的方式為，控制單元316將記下此延遲時間(即2T/8)，并再重新發送讀取命令，于產生DQS致能信號DQS_En的過程中，將時脈CLK延遲2T/8，并且此次是依據時脈邊緣(m-2)的位置來調整DQS致能信號DQS_En的致能時間點。由圖5可知，經過調整后的DQS致能信號DQS_En，其致能時間點將更接近數據觸發信號DQS的前置部分tRPRE的中間點P，且兩者的誤差小于微調程序的精準度。
[0043]請參閱圖6，其是本發明DDR SDRAM的另一信號時序圖。在此例中，η同樣設定為4。時脈邊緣(m-Ι)落于數據觸發信號DQS的前置部分tRPRE的中間點P的右邊第一區間。經過三次的延遲，對應時脈邊緣(m-Ι)的延遲后的取樣結果依然不等于預設值。直到第四次的延遲(相較于未延遲時，延遲時間為4T/8)，控制單元316才發現對應時脈邊緣(m-Ι)的延遲后的取樣結果等于預設值。此時控制單元316依據時脈邊緣(m-2)延遲4T/8后的時間點來調整DQS致能信號DQS_En的致能時間點。然而實際上時脈邊緣(m_2)延遲4T/8后即是時脈邊緣(m-Ι)的時間點。所以上述的步驟可以歸納如下，如果延遲的時間長度設定為時脈CLK的連續兩個時脈邊緣的η等份，當控制單元316將時脈CLK延遲第(η_1)次,亦即延遲時間等于(η-1)Τ/2η，對應時脈邊緣(m-Ι)的延遲后的取樣結果仍不等于預設值時，控制單元316即可依據時脈邊緣(m-Ι)的時間點來調整DQS致能信號DQS_En的致能時間點。
[0044]請參閱圖7，其是本發明的控制存儲器模塊的數據讀取程序的方法的粗調程序的流程圖。除前述的存儲器控制電路310外，本發明亦相對應地揭示了一種控制存儲器模塊的數據讀取程序的方法，應用于DDR SDRAM，用來調整DQS致能信號DQS_En的致能時間點，使其更精確指示DDR SDRAM的數據觸發信號DQS的前置部分。本方法由前揭存儲器控制電路310或其等效電路來執行。如圖7所示，本發明的一實施例包含下列步驟:
[0045]步驟S710:控制存儲器模塊的阻抗匹配電路，使數據觸發信號DQS于前置部分tRPRE開始之前維持于固定電平。如圖2所示，數據觸發信號DQS于前置部分tRPRE之前為非穩態TRI，為了避免非穩態TRI造成前置部分tRPRE的誤判，因此先控制存儲器模塊320內部的阻抗匹配電路322，使數據觸發信號DQS的差動信號對DQS及DQS#產生一個電壓差，因此比較器的比較結果就能維持在一個固定的電平。調整過后的信號時序圖如圖5所示；
[0046]步驟S720:產生時脈CLK。時脈CLK傳遞給存儲器模塊320成為時脈DDR_CLK，兩時脈間因為電路板線路或元件的關系而產生延遲；
[0047]步驟S730:依據時脈CLK產生DQS致能信號DQS_En。DQS致能信號DQS_En的致能時間點依據時脈CLK的時脈邊緣(上升緣或下降緣)而決定。圖5中即是以時脈邊緣(m-2)作為致能時間點來產生DQS致能信號DQS_En ；
[0048]步驟S740:依據DQS致能信號DQS_En取樣數據觸發信號DQS，以產生取樣結果。如圖5所示，DQS致能信號DQS_En將取樣到數據觸發信號DQS的前置部分tRPRE，而得到取樣結果為O;
[0049]步驟S750:依據取樣結果調整DQS致能信號DQS_En的致能時間點。由于取樣結果不等于預設值1，表示取樣的時間點還沒到達數據觸發信號DQS的前置部分tRPRE或是正好在前置部分tRPRE，所以尚無法確定前置部分tRPRE何時開始。因此必須再次發送讀取命令，而步驟S730及S740將被再次執行。在新的一次調整程序中，時脈邊緣(m-2)的次一個時脈邊緣，也就是時脈邊緣(m-Ι)被用來作為DQS致能信號DQS_En的致能時間點。并且新的DQS致能信號DQS_En被用來取樣數據觸發信號DQS，以產生取樣結果。上述的步驟將一直重復，直到取樣結果為1，代表DQS致能信號DQS_En的致能時間點已經超過數據觸發信號DQS的前置部分tRPRE，如圖5的時脈邊緣m所示。因為數據觸發信號DQS的前置部分tRPRE大約占時脈CLK的一個周期，因此時脈邊緣(m-Ι)及(m-2)可以被確定為對應數據觸發信號DQS的前置部分tRPRE。也就是說，以時脈邊緣(m-Ι)或(m-2)作為致能時間點的DQS致能信號DQS_En可以正確地指示數據觸發信號DQS的前置部分tRPRE。
[0050]步驟S760:依據DQS致能信號DQS_En啟動還原數據信號的程序。當DQS致能信號DQS_En的致能時間點被調整到理想的位置之后，便可以依據DQS致能信號DQS_En開始還原數據信號的程序，以還原數據信號所攜帶的數據。
[0051]圖7所示的流程已經可以正確地找出數據觸發信號DQS的前置部分tRPRE。相較于現有技術，此方法不會受數據觸發信號DQS的非穩態TRI的影響而造成誤判，并且亦不受數據觸發信號DQS與控制電路310本身的時脈CLK已經不屬于同一個時脈領域的影響。
[0052]請參閱圖8，其是本發明的控制存儲器模塊的數據讀取程序的方法的微調程序的流程圖。圖7的流程可以視為粗調的程序，圖8的流程進一步微調DQS致能信號DQS_En，使其致能時間點更接近數據觸發信號DQS的前置部分tRPRE的中間點P。如圖8所示，本發明的微調DQS致能信號DQS_En的方法包含下列步驟:
[0053]步驟S810:控制阻抗匹配電路322使數據觸發信號DQS于前置部分tRPRE開始之前不維持于固定電平。當圖7的粗調程序完成(亦即找到時脈邊緣(m-Ι)或(m-2))后，不再需要使數據觸發信號DQS的非穩態部分維持在固定電平，反而需要將阻抗匹配電路322調整回阻抗匹配的狀態，以避免信號的反射；
[0054]步驟S820:以預設時間延遲時脈CLK。可以將時脈CLK的連續兩個邊緣的η等份作為基礎時間，η為大于I的正整數，而每次延遲皆延遲基礎時間的整數倍。例如假設時脈CLK的周期為T且η等于4，則基礎時間為Τ/8，而預設時間則為kT/8，k為微調過程中延遲的次數。因此第一次延遲的預設時間為T/8，第二次延遲的預設時間為2T/8，以此類推。這里所指的預設時間為相較于尚未延遲的時脈CLK而言，而連續的兩次延遲，其預設時間的差值為T/8。為了說明方便，以η等于4為例，圖5中數據觸發信號DQS的前置部分tRPRE的右半邊被劃分為4等分，則每一等分即為T/8 ；
[0055]步驟S830:依據延遲后的時脈CLK調整DQS致能信號DQS_En的致能時間點。以圖5為例，在粗調程序中找到時脈邊緣(m-Ι)后，在微調程序中經過上一步驟的第一次延遲(即延遲預設時間T/8)，時脈邊緣(m-Ι)的位置來到中間點P右方的第四個區間。此步驟便以此時間點來作為DQS致能信號DQS_En的致能時間點；
[0056]步驟S840:依據DQS致能信號DQS_En取樣數據觸發信號DQS而產生延遲后的取樣結果。依據上一步驟所產生的DQS致能信號DQS_En來取樣數據觸發信號DQS，將得到延遲后的取樣結果為O (即中間點P右方的第四個區間的值)；以及
[0057]步驟S850:依據預設時間及延遲后的取樣結果決定DQS致能信號DQS_En的致能時間點。當延遲后的取樣結果不等于預設值1，則將重復上述的步驟S820?S840，直到延遲后的取樣結果等于預設值I。如圖5所示，當第二次延遲時脈CLK (預設時間為T/4)，SP發生延遲后的取樣結果等于預設值I。此時將以時脈邊緣(m-Ι)的前一個時脈邊緣(即時脈邊緣(m-2))的時間點，加上預設時間作為DQS致能信號DQS_En的致能時間點。然而如圖6的情形，直到第四次的延遲(預設時間為T/2)，延遲后的取樣結果才等于預設值1，此時仍將時脈邊緣(m-2)的時間點延遲預設時間作為DQS致能信號DQS_En的致能時間點。然而時脈邊緣(m-Ι)與時脈邊緣(m-2)的差距正好為T/2，因此可以歸納出，當進行到第(n-1)次(此例η等于4)的延遲，延遲后的取樣結果仍不等于預設值I時，則可以時脈邊緣(m-Ι)的時間點作為DQS致能信號DQS_En的致能時間點。
[0058]綜上所述，經過圖8的微調程序，DQS致能信號DQS_En的致能時間點將更接近數據觸發信號DQS的前置部分tRPRE的中間點P。如此系統更能抵抗電壓、溫度、工藝等影響，得以高速讀取DDR SDRAM的數據。
[0059]由于本【技術領域】技術人員可通過圖3的裝置發明的揭示內容來了解圖7至圖8的方法發明的實施細節與變化。因此，為避免贅文，在不影響該方法發明的揭示要求及可實施性的前提下，重復的說明在此予以節略。請注意，前揭圖示中，元件的形狀、尺寸、比例以及步驟的順序等僅為示意，是供本【技術領域】技術人員了解本發明之用，非用以限制本發明。另夕卜，本【技術領域】人士可依本發明的揭示內容及自身的需求選擇性地實施任一實施例的部分或全部技術特征，或者選擇性地實施多個實施例的部分或全部技術特征的組合，藉此增加本發明實施時的彈性。再者，前揭實施例雖以雙倍數據率同步動態隨機存取存儲器的存儲器模塊為例，然此并非對本發明的限制，本【技術領域】人士可依本發明的揭示適當地將本發明應用于其它類型的存儲器控制電路。
[0060]雖然本發明的實施例如上所述，然而該些實施例并非用來限定本發明，本【技術領域】技術人員可依據本發明的明示或隱含的內容對本發明的技術特征施以變化，凡此種種變化均可能屬于本發明所尋求的專利保護范疇，換言之，本發明的專利權利要求保護范圍須視本說明書的權利要求所界定者為準。
【權利要求】
1.一種存儲器控制電路，用來控制一存儲器模塊的一數據讀取程序，于該數據讀取程序中，該存儲器模塊傳送一數據信號及用來還原該數據信號的一數據觸發信號至該存儲器控制電路，該數據觸發信號包含一前置部分，該存儲器控制電路包含: 一時脈產生電路，用來產生一時脈； 一控制單元，耦接該存儲器模塊及該時脈產生電路，用來控制該存儲器模塊的一阻抗匹配電路及依據該時脈產生一致能信號；以及 一取樣電路，耦接該控制單元，用來依據該致能信號取樣該數據觸發信號，以產生一取樣結果； 其中，該控制單元先控制該阻抗匹配電路以使得該數據觸發信號于該前置部分之前維持于一固定電平，再控制該取樣電路依據該致能信號取樣該數據觸發信號，并且依據該取樣結果調整該致能信號的致能時間點，并依據該致能信號啟動還原該數據信號的程序。
2.如權利要求1所述的存儲器控制電路，其中該數據觸發信號以差動信號的方式傳送，該控制單元控制該阻抗匹配電路使得該存儲器模塊用來傳送該差動信號的兩接腳產生一電壓差，以使該數據觸發信號于該前置部分之前維持于該固定電平。
3.如權利要求1所述的存儲器控制電路，其中該控制單元還包含: 一延遲單元，用來延遲該時脈； 其中該控制單元利用該延遲單元將該時脈延遲一預設時間，并依據該延遲后的時脈調整該致能信號的致能時間點，進而控制該取樣電路依據該致能信號取樣該數據觸發信號而產生一延遲后的取樣結果，并且該控制單元依據該預設時間及該延遲后的取樣結果決定該致能信號的致能時間點。
4.如權利要求3所述的存儲器控制電路，其中該控制單元于延遲該時脈之前控制該阻抗匹配電路使該數據觸發信號于該前置部分之前不維持于該固定電平。
5.如權利要求3所述的存儲器控制電路，其中該時脈的兩相鄰時脈邊緣的時間間隔為T，該預設時間為kT/n，η為大于I的正整數，k為大于等于I且小于η的正整數。
6.如權利要求3所述的存儲器控制電路，其中該控制單元依據該時脈的多個時脈邊緣依序調整該致能信號的致能時間點，并且該取樣電路得到多個取樣結果，該控制單元進而依據該多個取樣結果得知符合一預設值的取樣結果所對應的一目標時脈邊緣，并且依據該目標時脈邊緣調整該致能信號的致能時間點。
7.如權利要求6所述的存儲器控制電路，其中若該目標時脈邊緣為該時脈的第m個時脈邊緣，該控制單元調整該致能信號的致能時間點使其接近第m-Ι時脈邊緣，m為大于I的正整數。
8.如權利要求7所述的存儲器控制電路，其中該延遲后的取樣結果對應第m-Ι時脈邊緣。
9.如權利要求8所述的存儲器控制電路，其中當該延遲后的取樣結果等于該預設值時，該控制單元以第m-2時脈邊緣延遲該預設時間的時間點作為該致能信號的致能時間點。
10.如權利要求1所述的存儲器控制電路，其中該存儲器模塊為雙倍數據率同步動態隨機存取存儲器的存儲器模塊。
11.一種控制一存儲器模塊的一數據讀取程序的方法，于該數據讀取程序中，該存儲器模塊傳送一數據信號及用來還原該數據信號的一數據觸發信號，該數據觸發信號包含一前置部分，該方法包含: 控制該存儲器模塊的一阻抗匹配電路，使該數據觸發信號于該前置部分之前維持于一固定電平； 產生一時脈； 依據該時脈產生一致能信號； 依據該致能信號取樣該數據觸發信號，以產生一取樣結果； 依據該取樣結果調整該致能信號的致能時間點；以及 依據該致能信號啟動還原該數據信號的程序。
12.如權利要求11所述的方法，其中該數據觸發信號以差動信號的方式傳送，該控制該阻抗匹配電路的步驟控制該阻抗匹配電路使該存儲器模塊的用來傳送該差動信號的兩接腳產生一電壓差，以使得該數據觸發信號于該前置部分之前維持于該固定電平。
13.如權利要求11所述的方法，還包含: 延遲該時脈一預設時間； 依據該延遲后的時脈調整該致能信號的致能時間點； 依據該致能信號取樣該數據觸發信號而產生一延遲后的取樣結果；以及 依據該預設時間及該延遲后的取樣結果決定該致能信號的致能時間點。
14.如權利要求13所述的方法，還包含: 于延遲該時脈之前，控制該阻抗匹配電路使該數據觸發信號于該前置部分之前不維持于該固定電平。
15.如權利要求13所述的方法，其中該時脈的兩相鄰時脈邊緣的時間間隔為T，該預設時間為kT/n，η為大于I的正整數，k為大于等于I且小于η的正整數。
16.如權利要求13所述的方法，其中該依據該時脈產生該致能信號的步驟包含: 依據該時脈的多個時脈邊緣依序調整該致能信號的致能時間點； 則該依據該致能信號取樣該數據觸發信號的步驟得到多個取樣結果，且該依據該取樣結果調整該致能信號的致能時間點的步驟包含: 依據該多個取樣結果找出符合一預設值的取樣結果所對應的一目標時脈邊緣，并且依據該目標時脈邊緣調整該致能信號的致能時間點。
17.如權利要求16所述的方法，其中若該目標時脈邊緣為該時脈的第m個時脈邊緣，該依據該目標時脈邊緣調整該致能信號的致能時間點的步驟調整該致能信號的致能時間點使其接近第m-Ι時脈邊緣，m為大于I的正整數。
18.如權利要求17所述的方法，其中該延遲后的取樣結果對應第m-Ι時脈邊緣。
19.如權利要求18所述的方法，其中該依據該預設時間及該延遲后的取樣結果決定該致能信號的致能時間點的步驟包含: 當該延遲后的取樣結果等于該預設值時，以第m-2時脈邊緣延遲該預設時間的時間點作為該致能信號的致能時間點。
20.如權利要求11所述的方法，其中該存儲器模塊為雙倍數據率同步動態隨機存取存儲器的存儲器模塊。
【文檔編號】G11C7/10GK104424984SQ201310364500
【公開日】2015年3月18日 申請日期:2013年8月20日 優先權日:2013年8月20日
【發明者】余俊锜, 張志偉, 黃勝國 申請人:瑞昱半導體股份有限公司