移位寄存器及包含其的移位寄存器組的制作方法
【專利摘要】本發明提供一種移位寄存器及包含其的移位寄存器組，該移位寄存器包括：前級信號接收單元,前級信號應以接收單元根據前級輸出信號的電位以對應輸出第一控制信號和第二控制信號；輸出控制單元，輸出控制單元與前級信號接收單元電性耦接于第一節點和第二節點，且輸出控制單元根據第一控制信號和第二控制信號，以選擇性的輸出第二基準電壓或第一時序脈沖信號對應的電位作為當級輸出信號；以及穩壓單元，穩壓單元與前級信號接收單元、輸出控制單元電性耦接于第一節點，且穩壓單元根據相應脈沖信號對應的電位以維持第一節點的電位等于第一基準電壓。本發明的移位寄存器相比于現有技術具有更加簡化的電路結構，且輸出更加穩定。
【專利說明】移位寄存器及包含其的移位寄存器組

【技術領域】
[0001]本發明涉及一種移位寄存器，尤其是一種電路結構較為簡易且輸出穩定的移位寄存器及包含其的移位寄存器組。

【背景技術】
[0002]在數字電路技術中，移位寄存器作為寄存器的一種，存儲在移位寄存器中的數據可以在移位脈沖作用下依次逐位完成移位，利用這一特征，通常情況下，一般都是將多個移位寄存器通過級聯的方式連接在一起以組成一個移位寄存器組，可使得每一級移位寄存器輸出的信號傳輸到下一級的移位寄存器中。這樣一來，利用移位寄存器組中各個移位寄存器間信號傳輸的延遲時間，就可以藉由移位寄存器組來輸出一組在時間上順接的脈沖信號組，而這樣一組脈沖信號經常就可以作為液晶顯示面板的行掃描信號，以打開每一行上的像素單元中的薄膜晶體管進而使得液晶顯示面板正常工作。
[0003]下面請參照圖1A與圖1B，圖1A為現有技術中一種移位寄存器的電路架構圖；而圖1B為圖1A中移位寄存器各個對應節點的信號波形時序圖。移位寄存器10接收前一級移位寄存器的輸出信號N-1、后一級移位寄存器的輸出信號N+1、時序脈沖信號CLK以及反相時序脈沖信號XCLK等信號，以作為移位寄存器的控制信號，而外接低電壓源VGL與高電壓源VGH輸出的電壓則控制移位寄存器10輸出信號N的振幅。需要說明的是，如圖1B所示，在時間區間t0內輸出信號N的輸出電壓是由P型晶體管P2與P3的通斷所控制的，而且，更重要的是，P型晶體管P2的通斷是由節點P的電位所控制，而P型晶體管P3的通斷則是由反相時序脈沖信號XCLK所控制，此外，P型晶體管P1的通斷則控制了節點Boost的電位，以防止時序脈沖信號CLK對輸出信號N產生影響。
[0004]因此，P型晶體管P1和P2能否正常工作對整個電路運作起到了十分重要的作用，不過，為了使P型晶體管P1和P2正常工作，就必須使得節點P的電位處于邏輯低電平，而在時間區間t0內，總是在下一級輸出信號N+1處于邏輯低電平時，才能打開P型晶體管P0從而利用低電壓源VGL來拉低節點P的電位，故在其余時間內節點P的電位是依靠電容C0來維持節點P的低電位，但是這種方式會隨著時間的推移，而導致該節點P的電位發生漂移，如果漂移量過大時，更是會影響P型晶體管P1和P2正常工作，從而造成電路失效進而影響穩定輸出。另一方面，雖然具有周期性的反相時序脈沖信號XCLK能夠周期性提供高電壓源VGH的點位至輸出節點，然而，由于晶體管的通斷需要轉換時間，所以在P型晶體管P3通斷切換時，同樣會造成輸出信號N出現不穩定的現象。


【發明內容】

[0005]為了能夠改善現有技術中移位寄存器輸出不穩定的問題，并且希望進一步的簡化其電路結構，故本發明提供了一種電路結構較為簡易且輸出穩定的移位寄存器及包含其的移位寄存器組。
[0006]本發明提供了一種移位寄存器，該移位寄存器包括:
[0007]前級信號接收單元，該前級信號接收單元電性連接第一基準電壓源、第二基準電壓源以及前級移位寄存器的輸出端，以接收該第一基準電壓源提供的第一基準電壓、該第二基準電壓源提供的第二基準電壓以及該前級移位寄存器的輸出端輸出的前級輸出信號，且該前級信號接收單元根據該前級輸出信號的電位以對應輸出第一控制信號和第二控制信號；
[0008]輸出控制單元，該輸出控制單元與該前級信號接收單元電性耦接于第一節點和第二節點，且該輸出控制單元還電性連接該第二基準電壓源與第一時序脈沖信號源，該輸出控制單元根據該第一控制信號和該第二控制信號，以選擇性的輸出該第二基準電壓或第一時序脈沖信號對應的電位作為當級輸出信號；以及
[0009]穩壓單元，該穩壓單元與該前級信號接收單元、該輸出控制單元電性耦接于該第一節點，且該穩壓單元還電性連接該第一基準電壓源與第二時序脈沖信號源，該穩壓單元根據第二時序脈沖信號對應的電位以維持該第一節點的電位等于該第一基準電壓；
[0010]其中，該第一控制信號對應該第一節點的電位，該第二控制信號對應該第二節點的電位。
[0011]作為可選的方案，該前級信號接收單元包括:
[0012]第一晶體管，該第一晶體管具有控制端、第一端和第二端，該第一晶體管的控制端電性連接該前級移位寄存器的輸出端，該第一晶體管的第一端電性連接該第二基準電壓源，且該第一晶體管的第二端電性連接至該第一節點；以及
[0013]第二晶體管，該第二晶體管具有控制端、第一端和第二端，該第二晶體管的控制端電性連接該前級移位寄存器的輸出端，該第二晶體管的第一端電性連接至該第二節點，且該第二晶體管的第二端電性連接至該第一基準電壓源。
[0014]作為可選的方案，該輸出控制單元包括:
[0015]第三晶體管，該第三晶體管具有控制端、第一端和第二端，該第三晶體管的控制端電性連接至該第二節點，該第三晶體管的第一端電性連接該移位寄存器的輸出端，且該第三晶體管的第二端電性連接該第一時序脈沖信號源；
[0016]第四晶體管，該第四晶體管具有控制端、第一端和第二端，該第四晶體管的控制端電性連接至該第一節點，該第四晶體管的第一端電性連接該第二基準電壓源，且該第四晶體管的第二端電性連接至該第二節點；
[0017]第五晶體管，該第五晶體管具有控制端、第一端和第二端，該第五晶體管的控制端電性連接至該第一節點，該第五晶體管的第一端電性連接該第二基準電壓源，且該第四晶體管的第二端連接該移位寄存器的輸出端；以及
[0018]第一電容,該第一電容具有第一端和第二端，該第一電容的第一端電性連接至該第二節點，且該第一電容的第二端電性連接該移位寄存器的輸出端。
[0019]作為可選的方案，該穩壓單元包括:
[0020]第六晶體管，該第六晶體管具有控制端、第一端和第二端，該第六晶體管的控制端電性連接該第二時序脈沖信號源，該第六晶體管的第一端電性連接至該第一節點，且該第六晶體管的第二端電性連接該第一基準電壓源；以及
[0021]第二電容，該第二電容具有第一端和第二端，該第二電容的第一端電性連接至該第一節點，且該第二電容的第二端電性連接該第一基準電壓源。
[0022]更優的，在所述的移位寄存器中，該第一時序脈沖信號與該第二時序脈沖信號均為周期性信號，且該第二時序脈沖信號滯后于該第一時序脈沖信號。
[0023]更優的，在所述的移位寄存器中，該第一時序脈沖信號與該第二時序脈沖信號的工作周期相同。
[0024]更優的，在所述的移位寄存器中，在同一個該工作周期內，當第一時序脈沖信號處于上升沿時，第二時序脈沖信號則處于下降沿，或者，當第一時序脈沖信號處于下降沿時，第二時序脈沖信號則處于上升沿。
[0025]更優的，在所述的移位寄存器中，該第一基準電壓為邏輯低電壓，該第二基準電壓為邏輯高電壓。
[0026]本發明還提供了一種移位寄存器組，該移位寄存器組包括:
[0027]復數個上述任意一種移位寄存器，該復數個移位寄存器以級聯方式耦接；
[0028]復數個時序脈沖信號源，至少包括該第一時序脈沖信號源以及該第二時序脈沖信號源，且每一級移位寄存器連接兩個相鄰相位的時序脈沖信號源；
[0029]該第一基準電壓源；以及
[0030]該第二基準電壓源；
[0031]其中，每一級移位寄存器根據前級輸出信號以及相鄰相位的時序脈沖信號以控制輸出當級輸出信號。
[0032]作為可選的方案，該移位寄存器組還包括起始觸發信號源，該起始觸發信號源用以提供一個起始觸發信號至該復數個移位寄存器中的第一級移位寄存器，以啟動該第一級移位寄存器。
[0033]與現有技術相比，本發明的移位寄存器只需利用六個晶體管，且當級的移位寄存器更無需接收下一級的輸出信號來作為控制信號，故從電路規模上本發明的移位寄存器以及移位寄存器組得到了較大的簡化。此外，本發明利用時序脈沖信號周期性變化的特點，有效地避免了電路中晶體管控制節點上電位漂移量過大的問題，從而進一步增加了移位寄存器輸出信號的穩定性。

【專利附圖】

【附圖說明】
[0034]圖1A為現有技術中一種移位寄存器的電路架構圖；
[0035]圖1B為圖1A中移位寄存器各個對應節點的信號波形時序圖；
[0036]圖2為本發明一實施例中移位寄存器組的電路架構圖；
[0037]圖3為圖2所示的移位寄存器組中移位寄存器SR(N)的功能模塊架構圖；
[0038]圖4A為本發明圖3實施例中移位寄存器SR(N)對應的電路架構圖；
[0039]圖4B為圖4A中移位寄存器SR(N)各個對應節點的信號波形時序圖；
[0040]圖4C為圖4A中移位寄存器SR(N)于理論狀態下各個對應節點的信號波形時序圖；
[0041]圖5A為本發明另一實施例中對應圖3所不的移位寄存器的電路架構圖；
[0042]圖5B為圖5B中移位寄存器SR(N)于理論狀態下各個對應節點的信號波形時序圖。

【具體實施方式】
[0043]為使對本發明的目的、構造、特征、及其功能有進一步的了解，茲配合實施例詳細說明如下。
[0044]請參考圖2，為本發明一實施例中移位寄存器組的電路架構圖。在本實施例中，移位寄存器組1主要包括N+M個以級聯方式耦接的移位寄存器SR(1)、SR(2)、……SR(N+M)、第一時序脈沖信號源、第二時序脈沖信號源和第三時序脈沖信號源以及第一基準電壓源和第二基準電壓源，其中，N、Μ均為自然數，第一基準電壓源和第二基準電壓源分別用以輸出第一基準電壓VGL及第二基準電壓VGH,第一時序脈沖信號源、第二時序脈沖信號源和第三時序脈沖信號源用以分別輸出第一時序脈沖信號CLK1、第二時序脈沖信號CLK2以及第三時序脈沖信號CLK3，但在不同的應用環境下，對于時序脈沖信號源的數量不作具體限制，可以是2個、4個甚至更多，更具體的說，請參照圖4Β、圖4C，分別為圖4Α中移位寄存器各個對應節點的信號波形時序圖及于理論狀態下各個對應節點的信號波形時序圖，從圖中可知，本實施例中的第一時序脈沖信號CLK1、第二時序脈沖信號CLK2以及第三時序脈沖信號CLK3均為周期性信號，且三者的脈沖周期相同，在此這三者的脈沖周期以Ts表示，那么在一個脈沖周期Ts內，第一時序脈沖信號CLK1、第二時序脈沖信號CLK2以及第三時序脈沖信號CLK3相位依序滯后，即第二時序脈沖信號CLK2的相位滯后于第一時序脈沖信號CLK1,而第三時序脈沖信號CLK3又滯后于第二時序脈沖信號CLK2，請特別參照圖4C，于理想狀態下，相位相鄰的兩個時序脈沖信號的相位是順接的，舉例來說，以第一時序脈沖信號CLK1與第二時序脈沖信號CLK2為例，在任意一個脈沖周期Ts內，當第一時序脈沖信號CLK1處于上升沿時，第二時序脈沖信號CLK2則處于下降沿。
[0045]此外，在該移位寄存器組1中的每一個移位寄存器均耦接該第一基準電壓源、第二基準電壓源以及該3個時序脈沖信號源中任意兩個相鄰相位的時序脈沖信號源，即如圖2中，第一移位寄存器SR(1)耦接該第一基準電壓源、第二基準電壓源以及第一時序脈沖信號源和第二時序脈沖信號源，且每一個移位寄存器是根據前級移位寄存器的輸出信號以及對應耦接的相鄰相位的時序脈沖信號來控制輸出當級的輸出信號，以第二移位寄存器SR(2)為例，該第二移位寄存器SR(2)是根據前級移位寄存器SR(1)的輸出信號G(l)以及相鄰相位的第二時序脈沖信號CLK2和第三時序脈沖信號CLK3來控制輸出當級的輸出信號G(2)，需要說明的是，由于第一級移位寄存器SR(1)沒有對應的前級移位寄存器給其提供前級輸出信號，所以，通常情況下，第一級移位寄存器SR(1)會接收一個起始觸發信號源提供的起始觸發信號ST以代替前級輸出信號從而來啟動該第一級移位寄存器SR(1)。如此一來，在上述對應信號的觸發及控制下，移位寄存器組1就可以對應輸出N+M個輸出信號G(l)、G(2)……G(N+M)。更進一步的，該移位寄存器組1更可以作為液晶顯示面板、0LED顯示面板等顯示面板的柵極驅動電路，其可以設置于外接的電路基板上亦可以圖案化形成于玻璃基板上，以將其輸出信號作為顯示面板的柵極驅動信號使用。
[0046]下面為了更好的說明本發明移位寄存器組1的工作原理及特點，故以第N個移位寄存器SR(N)為例，以進一步從每一個移位寄存器的電路架構及工作原理來進行說明。
[0047]請參照圖3，為圖2所示的移位寄存器組中移位寄存器SR(N)的功能模塊架構圖。在本實施例中，移位寄存器SR(N)包括前級信號接收單元100、穩壓單元200以及輸出控制單元300，其中，穩壓單元200與前級信號接收單元100、輸出控制單元300電性耦接于第一節點0，而前級信號接收單元100與該輸出控制單元300電性耦接于第一節點0和第二節點
[0048]前級信號接收單元100電性連接第一基準電壓源、第二基準電壓源以及前級移位寄存器31？⑶-1)的輸出端，以接收第一基準電壓源提供的第一基準電壓V1、第二基準電壓源提供的第二基準電壓％！1以及前級移位寄存器31？⑶-1)的輸出端輸出的前級輸出信號6⑶-1),故前級信號接收單元100就可以根據前級輸出信號6(.1)的電位以對應輸出第一控制信號和第二控制信號，換言之，第一控制信號和第二控制信號對應的電位實際是對應第一節點0和第二節點81對應的實時電位。
[0049]穩壓單元200電性連接第一基準電壓源與第二時序脈沖信號源，且穩壓單元200可以根據第二時序脈沖信號0^2對應的電位以維持第一節點0的電位等于第一基準電壓乂乩。
[0050]輸出控制單元300電性連接第二基準電壓源與第一時序脈沖信號源，且輸出控制單元300可以根據前級信號接收單元100輸出的第一控制信號和第二控制信號，以選擇性的輸出第二基準電壓或第一時序脈沖信號0^1對應的電位作為當級的輸出信號(吣。
[0051]更進一步的，請參照圖4八，為本發明圖3實施例中移位寄存器部(吣對應的電路架構圖。在本實施例中，前級信號接收單元100包括第一晶體管11和第二晶體管12，該第一晶體管11具有控制端、第一端和第二端，第一晶體管11的控制端電性連接前級移位寄存器
的輸出端，以接收前級移位寄存器31？⑶-1)的輸出信號⑶-1),第一晶體管11可以根據該前級輸出信號6(.1)控制其自身的通斷；第一晶體管11的第一端電性連接第二基準電壓源以接收第二基準電壓7(^1，而第一晶體管11的第二端則電性連接至第一節點0。
[0052]第二晶體管12同樣具有控制端、第一端和第二端，且第二晶體管12的控制端同樣電性連接前級移位寄存器31？⑶-1)的輸出端，以接收前級移位寄存器31？⑶-1)的輸出信號6⑶-1),同樣的，第二晶體管12也是根據該前級輸出信號⑶-1)來控制其自身的通斷；第二晶體管12的第一端電性連接至第二節點81，而第二晶體管12的第二端電性連接至第一基準電壓源，以接收第一基準電壓乂以^。
[0053]輸出控制單元300包括第三晶體管13、第四晶體管14、第五晶體管15以及第一電容01，其中:
[0054]第三晶體管13具有控制端、第一端和第二端，第三晶體管13的控制端電性連接至第二節點81，以響應第二節點81的電位變化，進而控制第三晶體管13的通斷，第三晶體管13的第一端電性連接移位寄存器31？(吣的輸出端0爪，且第三晶體管13的第二端則電性連接至第一時序脈沖信號源，以接收第一時序脈沖信號0^1 ；
[0055]第四晶體管14具有控制端、第一端和第二端，第四晶體管14的控制端電性連接至第一節點0，以響應第一節點0的電位變化，進而控制第四晶體管14的通斷，第四晶體管14的第一端電性連接第二基準電壓源，以接收第二基準電壓乂⑶，且第四晶體管14的第二端則電性連接至第二節點8丁；
[0056]第五晶體管15具有控制端、第一端和第二端，第五晶體管15的控制端電性連接至第一節點0，以響應第一節點0的電位變化，進而控制第五晶體管15的通斷，第五晶體管15的第一端電性連接第二基準電壓源，以接收第二基準電壓乂⑶，且第四晶體管14的第二端則電性連接移位寄存器31？㈨的輸出端0爪；
[0057]第一電容Cl具有第一端和第二端，第一電容Cl的第一端電性連接至第二節點BT，而第一電容C1的第二端則電性連接移位寄存器SR(N)的輸出端OUT。
[0058]穩壓單元200包括第六晶體管M6及第二電容C2，其中，第六晶體管M6具有控制端、第一端和第二端，第六晶體管M6的控制端電性連接第二時序脈沖信號源，以響應第二時序脈沖信號CLK2，進而控制第六晶體管M6的通斷，第六晶體管M6的第一端電性連接至第一節點Q，且第六晶體管M6的第二端則電性連接第一基準電壓源；第二電容C2具有第一端和第二端，第二電容的第一端連接至第一節點Q，而第二電容的第二端則連接第一基準電壓源。
[0059]在如上所述的電路中，需要的說明的是，第一晶體管至第六晶體管都是P型晶體管，即只有當該晶體管的控制端接收到低電位信號時，晶體管才會實現導通。此外，在實施例中，第一基準電壓源與第二基準電壓源對應的第一基準電壓VGL與第二基準電壓VGH分別對應邏輯低電壓和邏輯高電壓。
[0060]接著請參照圖4B，為圖4A中移位寄存器SR(N)各個對應節點的信號波形時序圖。在Ta至Tb時段間，前級輸出信號G(N-l)處于低電位,而第一時序脈沖信號CLK1與第二時序脈沖信號CLK2均處于高電位，故第一晶體管Ml、第二晶體管M2均處于導通狀態但第六晶體管M6則處于截止狀態，藉由第一晶體管Ml的導通，第二基準電壓VGH就可以灌入至第一節點Q，以使得該第一節點Q的電位被拉高，因此，此時第四晶體管M4與第五晶體管M5均處于截止狀態，同時，第二基準電壓VGH更會在這一時段對第二電容C2進行充電。另一方面，藉由第二晶體管M2的導通，第一基準電壓VGL則可以灌入至第二節點BT，(需要說明的是，由于晶體管閥值電壓的存在以及電路損耗的緣故，第二節點BT的電位Vbt —般小于等于第一基準電壓VGL與第二晶體管M2的閥值電壓Vth的差值)以使得該第二節點BT的電位被拉低，當第三晶體管M3的控制端感應到該第二節點BT的電位變化后隨即就會導通，所以第一時序脈沖信號CLK1的高電位就會灌入到移位寄存器SR(N)的輸出端0UT，因此，在Ta至Tb時段間，當級輸出信號G(N)處于高電位。
[0061]在Tb至Tc時段間,前級輸出信號G(N-l)、第一時序脈沖信號CLK1及第二時序脈沖信號CLK2均處于高電位，故第一晶體管Ml、第二晶體管M2、第六晶體管M6均處于截止狀態，而藉由第二電容C2的電位保持功能，第一節點Q的電位仍處于高電位，所以第四晶體管M4與第五晶體管M5也仍處于截止狀態，同樣的，藉由第一電容C1的電位保持功能,第二節點BT的電位仍處于低電位，所以第三晶體管M3也仍處于導通狀態，因此，第一時序脈沖信號CLK1的高電位依舊會灌入到移位寄存器SR(N)的輸出端OUT，故在Tb至Tc時段間，當級輸出信號G(N)處于高電位。
[0062]在Tc至Td時段間，前級輸出信號G(N-l)與第二時序脈沖信號CLK2處于高電位，而第一時序脈沖信號CLK1處于低電位，故第一晶體管Ml、第二晶體管M2以及第六晶體管M6均處于截止狀態，因此，這一時段間的電路狀態與上一時段間的電路狀態(Tb至Tc時段間)一致，第一節點Q與第二節點BT均處于電位保持狀態，不同在于由于此時第一時序脈沖信號CLK1處于低電位，所以在Tc至Td時段間，當級輸出信號G(N)處于低電位。
[0063]在Td至Te時段間，前級輸出信號G(N_1)、第一時序脈沖信號CLK1及第二時序脈沖信號CLK2也均處于高電位，故第一晶體管Ml、第二晶體管M2以及第六晶體管M6也均處于截止狀態，因此，這一時段間的電路狀態與上一時段間的電路狀態(Tb至Tc時段間)一致，且由于此時第一時序脈沖信號0^1處于高電位，所以在1(1至16時段間，當級輸出信號6(^)處于高電位。
[0064]在16至與第一時序脈沖信號0^1處于高電位，而第二時序脈沖信號0^2處于低電位，故第一晶體管11、第二晶體管12均處于截止狀態，而第六晶體管16處于導通狀態，此時，藉由第六晶體管16的導通，第一基準電壓VI將會灌入至第一節點0，從而拉低第一節點0的電位，相應的，當第一節點0的電位被拉低時，響應該第一節點0電位變化的第四晶體管14與第五晶體管15即從截止狀態切換到導通狀態，在這一時刻，藉由第四晶體管14的導通，第二基準電壓乂⑶對應的邏輯高電壓就會灌入至第二節點81，以使得第二節點81的電位被拉高，一旦第二節點81的電位被拉高后，第三晶體管13的工作狀態即會從原先的導通狀態轉變為截止狀態，進而截斷了第一時序脈沖信號0^1對當級輸出信號(吣的影響。而此時，由于第五晶體管15是導通的，所以第二基準電壓7(?對應的邏輯高電壓同樣還會灌入至移位寄存器31？(吣的輸出端0爪，因此，在10至I？時段間，當級輸出信號(吣同樣會處于高電位。
[0065]需要特別說明的是，在時刻I？以后的時間里，一方面由于第二電容02的電位保持功能，即第二電容02可以在一定時間內將第一節點0的電位始終穩定在低電位，以使得第四晶體管14與第五晶體管15正常導通，進而維持當級輸出信號(吣一直處于高電位，另一方面由于第二時序脈沖信號0^2為周期性的信號，所以受控于第二時序脈沖信號0^2的第六晶體管16會隨著第二時序脈沖信號0^2周期性的變化，而周期性的導通，以使得第一基準電壓對應的邏輯低電壓周期性的灌入至第一節點0，從而維持該第一節點0的電位始終處于低電位。如此一來，因為第一基準電壓VI在時刻I？至下一工作周期起始時刻間多次對第一節點0的電位拉低作用，縮短了第二電容02的穩壓時間，故實質上也避免了第一節點0的低電位出現漂移量過大的問題，所以本發明的設計也保證了當級輸出信號6(^)能夠獲得更加穩定的電壓輸出。
[0066]下面請參考圖扣，為圖4八中移位寄存器31？(吣于理論狀態下各個對應節點的信號波形時序圖。相比于圖48所示的波形時序圖，圖4?:所示的波形時序圖少了兩個工作時段，即圖48中對應的1?至I。時段及1(1至16時段，圖48中的％至1?時段對應于圖40的從至18時段，圖48中的I。至1(1時段對應于圖40的18至冗時段，而圖48中的16至X？時段則對應于圖扣的扣至10時段，上述各個對應時段時移位寄存器31？(吣的工作原理相同，故不在此贅述。因此，更進一步的說，在這一實施例中，當級輸出信號以吣只有在I'八至扣時段間受控于第一時序脈沖信號0^1，而從時刻IX:以后，該當級輸出信號(吣則對應于第二基準電壓
[0067]在上述實施例中，第一晶體管至第六晶體管均是？型晶體管，但在其他實施例中，第一晶體管至第六晶體管還可以采用~型的晶體管，如圖5八與圖58所示，分別為本發明另一實施例中對應圖3所示的移位寄存器的電路架構圖及圖58中移位寄存器31？(吣于理論狀態下各個對應節點的信號波形時序圖，為了敘述方便，故圖5八、58中的元件及信號源標號沿用圖4八及圖扣中的對應標號。與上一實施例不同的是，在本實施例中，第一晶體管至第六晶體管采用~型晶體管，即相應的，上述晶體管只有在控制端接收到高電位信號時才會導通，故第一晶體管11、第四晶體管14及第五晶體管15的第一端均電性連接第一基準電壓源，以接收第一基準電壓VI，而第二晶體管12、第六晶體管16以及第二電容的第二端則電性連接第二基準電壓源，以接收第二基準電壓VGH。
[0068]綜上所述，與現有技術相比，本發明的移位寄存器只需利用六個晶體管，且當級的移位寄存器更無需接收下一級的輸出信號來作為控制信號，故從電路規模上本發明的移位寄存器以及移位寄存器組得到了較大的簡化。此外，本發明利用時序脈沖信號周期性變化的特點，有效地避免了電路中晶體管控制節點上電位漂移量過大的問題，從而進一步增加了移位寄存器輸出信號的穩定性。
[0069]本發明已由上述相關實施例加以描述，然而上述實施例僅為實施本發明的范例。必需指出的是，已揭露的實施例并未限制本發明的范圍。相反地，在不脫離本發明的精神和范圍內所作的更動與潤飾，均屬本發明的專利保護范圍。
【權利要求】
1.一種移位寄存器，其特征在于該移位寄存器包括: 前級信號接收單元，該前級信號接收單元電性連接第一基準電壓源、第二基準電壓源以及前級移位寄存器的輸出端，以接收該第一基準電壓源提供的第一基準電壓、該第二基準電壓源提供的第二基準電壓以及該前級移位寄存器的輸出端輸出的前級輸出信號，且該前級信號接收單元根據該前級輸出信號的電位以對應輸出第一控制信號和第二控制信號; 輸出控制單元，該輸出控制單元與該前級信號接收單元電性耦接于第一節點和第二節點，且該輸出控制單元還電性連接該第二基準電壓源與第一時序脈沖信號源，該輸出控制單元根據該第一控制信號和該第二控制信號，以選擇性的輸出該第二基準電壓或第一時序脈沖信號對應的電位作為當級輸出信號；以及 穩壓單元，該穩壓單元與該前級信號接收單元、該輸出控制單元電性耦接于該第一節點，且該穩壓單元還電性連接該第一基準電壓源與第二時序脈沖信號源，該穩壓單元根據第二時序脈沖信號對應的電位以維持該第一節點的電位等于該第一基準電壓； 其中，該第一控制信號對應該第一節點的電位，該第二控制信號對應該第二節點的電位。
2.如權利要求1所述的移位寄存器，其特征在于該前級信號接收單元包括: 第一晶體管，該第一晶體管具有控制端、第一端和第二端，該第一晶體管的控制端電性連接該前級移位寄存器的輸出端，該第一晶體管的第一端電性連接該第二基準電壓源，且該第一晶體管的第二端電性連接至該第一節點；以及 第二晶體管，該第二晶體管具有控制端、第一端和第二端，該第二晶體管的控制端電性連接該前級移位寄存器的輸出端，該第二晶體管的第一端電性連接至該第二節點，且該第二晶體管的第二端電性連接至該第一基準電壓源。
3.如權利要求1所述的移位寄存器，其特征在于該輸出控制單元包括: 第三晶體管，該第三晶體管具有控制端、第一端和第二端，該第三晶體管的控制端電性連接至該第二節點，該第三晶體管的第一端電性連接該移位寄存器的輸出端，且該第三晶體管的第二端電性連接該第一時序脈沖信號源； 第四晶體管，該第四晶體管具有控制端、第一端和第二端，該第四晶體管的控制端電性連接至該第一節點，該第四晶體管的第一端電性連接該第二基準電壓源，且該第四晶體管的第二端電性連接至該第二節點； 第五晶體管，該第五晶體管具有控制端、第一端和第二端，該第五晶體管的控制端電性連接至該第一節點，該第五晶體管的第一端電性連接該第二基準電壓源，且該第四晶體管的第二端連接該移位寄存器的輸出端；以及 第一電容，該第一電容具有第一端和第二端，該第一電容的第一端電性連接至該第二節點，且該第一電容的第二端電性連接該移位寄存器的輸出端。
4.如權利要求1所述的移位寄存器，其特征在于該穩壓單元包括: 第六晶體管，該第六晶體管具有控制端、第一端和第二端，該第六晶體管的控制端電性連接該第二時序脈沖信號源，該第六晶體管的第一端電性連接至該第一節點，且該第六晶體管的第二端電性連接該第一基準電壓源；以及 第二電容，該第二電容具有第一端和第二端，該第二電容的第一端電性連接至該第一節點，且該第二電容的第二端電性連接該第一基準電壓源。
5.如權利要求1所述的移位寄存器，其特征在于該第一時序脈沖信號與該第二時序脈沖信號均為周期性信號，且該第二時序脈沖信號滯后于該第一時序脈沖信號。
6.如權利要求5所述的移位寄存器,其特征在于該第一時序脈沖信號與該第二時序脈沖信號的工作周期相同。
7.如權利要求6所述的移位寄存器，其特征在于在同一個該工作周期內，當第一時序脈沖信號處于上升沿時，第二時序脈沖信號則處于下降沿，或者，當第一時序脈沖信號處于下降沿時，第二時序脈沖信號則處于上升沿。
8.如權利要求1所述的移位寄存器，其特征在于該第一基準電壓為邏輯低電壓，該第二基準電壓為邏輯高電壓。
9.一種移位寄存器組，其特征在于該移位寄存器組包括: 復數個如權利要求1至8中任意一項所述的移位寄存器，該復數個移位寄存器以級聯方式耦接； 復數個時序脈沖信號源，至少包括該第一時序脈沖信號源以及該第二時序脈沖信號源，且每一級移位寄存器連接兩個相鄰相位的時序脈沖信號源； 該第一基準電壓源；以及 該第二基準電壓源； 其中，每一級移位寄存器根據前級輸出信號以及相鄰相位的時序脈沖信號以控制輸出當級輸出信號。
10.如權利要求9所述的移位寄存器組，其特征在于該移位寄存器組還包括起始觸發信號源，該起始觸發信號源用以提供一個起始觸發信號至該復數個移位寄存器中的第一級移位寄存器，以啟動該第一級移位寄存器。
【文檔編號】G11C19/28GK104425033SQ201310365445
【公開日】2015年3月18日 申請日期:2013年8月20日 優先權日:2013年8月20日
【發明者】鄭士嵩 申請人:友達光電股份有限公司