優先權申請

本申請案主張于2015年2月23日申請且標題是“用于采用p型場效應晶體管(pfet)讀取端口的存儲器位胞元的讀取輔助電路以及相關存儲器系統和方法(read-assistcircuitsformemorybitcellsemployingap-typefield-effecttransistor(pfet)readport(s),andrelatedmemorysystemsandmethods)”的第62/119,756號美國臨時專利申請案的優先權，所述申請案以全文引用的方式并入本文中。

本申請案還主張于2015年9月23日申請且標題是“用于采用p型場效應晶體管(pfet)讀取端口的存儲器位胞元的讀取輔助電路以及相關存儲器系統和方法(read-assistcircuitsformemorybitcellsemployingap-typefield-effecttransistor(pfet)readport(s),andrelatedmemorysystemsandmethods)”的第14/862,712號美國專利申請案的優先權，所述申請案以全文引用的方式并入本文中。

本發明的技術大體上涉及采用用于讀取并寫入數據的可尋址靜態存儲器位胞元的存儲器系統，且更確切地說，涉及用于在從位胞元讀取時緩解讀取擾亂條件的讀取輔助電路。

背景技術：

電源電壓(即，vdd)調節是所有市場細分內(范圍從片上系統(soc)中的小型嵌入核心到大型多核心服務器)用于最大化處理器能效的有效技術。當減少基于處理器的系統中的電源電壓以節約電力時，對參數變化的電路延遲靈敏度放大，從而最終導致電路故障。這些電路故障限制基于處理器的系統的最小工作電源電壓和最大能效。在當前基于處理器的系統設計中，靜態隨機存取存儲器(sram)高速緩存和/或寄存器堆會限制最小工作電源電壓。sram高速緩存和寄存器堆位胞元采用接近最小大小的晶體管來最大化容量。由于不相關參數變化(例如，隨機摻雜劑波動、線邊緣粗糙度)與晶體管柵極面積的平方根成反比，因此對于存儲器位胞元讀取、寫入并保持數據的最小工作電壓來說存在廣泛差異。

在這點上，圖1是采用存儲器位胞元102(0)(0)到102(m)(n)(位胞元102(0)(0)到102(m)(n))以將數據存儲于數據陣列104中的示范性sram系統100的示意圖。數據陣列104經組織為具有支持“n+1”位寬數據字的位胞元102的‘m+1’個位胞元列和‘n+1’個位胞元行。將位線驅動器112(0)到112(n)提供給每一位胞元列0到n以驅動用于讀取和寫入操作的選定的位線114(0)到114(n)和互補位線(位線b)114'(0)到114'(n)。將字線驅動器108(0)到108(m)提供給數據陣列104中的每一位胞元行0到m，以基于從指示待選定的位胞元行0到m的存儲器地址解碼的指數(0)到指數(m)來控制對給定位胞元行0到m中的所尋址的位胞元102()(0)到102()(n)的存取。時鐘信號(clk)110控制斷言已激活字線106(0)到106(m)存取選定的位胞元行0到m中的一行位胞元102()(0)到102()(n)的定時。選定的位胞元行0到m的字線驅動器108(0)到108(m)使得存儲于選定的位胞元102()(0)到102()(n)中的數據斷言到待由提供于每個位胞元列0到n中的讀出放大器116(0)到116(n)感測的位線114(0)到114(n)和互補位線114'(0)到114'(n)上。讀出放大器116(0)到116(n)將來自選定的位胞元102()(0)到102()(n)的數據位提供到相應的數據輸出線118(0)到118(n)上。

圖2是圖1中的sram系統100中的位胞元102的電路圖。在這個實例中，位胞元102是標準六(6)晶體管(6-t)靜態互補存儲器位胞元。位胞元102包括兩個(2)通過電壓vdd供電的交叉耦合的反相器120(0)、120(1)。交叉耦合的反相器120(0)、120(1)彼此加固以將數據以電壓形式保留在相應的真實存儲節點(t)122和互補存儲節點(c)122'上。每一反相器120(0)、120(1)由串聯耦合到相應下拉n型場效應晶體管(nfet)126(0)、126(1)的相應上拉p型場效應晶體管(pfet)124(0)、124(1)組成。nfet存取晶體管128(0)、128(1)耦合到相應反相器120(0)、120(1)，以將相應讀取/寫入端口130(0)、130(1)提供到位胞元102。在讀取操作中，位線114和互補位線114'經預充電到電壓vdd。接著，耦合到nfet存取晶體管128(0)、128(1)的柵極(g)的字線106經斷言來評估真實存儲節點122和互補節點122'上的用以讀取位胞元102的差分電壓。如果邏輯高電壓電平(即，‘1’)存儲于真實存儲節點122處(t＝1)并且邏輯低電壓電平(即，‘0’)存儲于互補存儲節點122'處(c＝0)，那么對字線106的斷言將使得nfet存取晶體管128(1)將互補位線114'上的經預充電電壓放電到互補存儲節點122'并且通過nfet126(1)放電到接地。然而，如果nfet存取晶體管128(1)是比pfet124(1)更快的裝置，那么互補位線114'上的預充電電壓的放電可能使得電荷積聚在互補存儲節點122'上，這可能導致反相器120(0)將真實存儲節點122上的電壓從邏輯‘1’翻轉到邏輯‘0’，這樣可導致對位胞元102的后續讀取操作傳回錯誤數據。這被稱為讀取擾亂條件。

為了緩解或避免讀取擾亂條件在圖2中的位胞元102中發生，可弱化nfet存取晶體管128(0)、128(1)，并且強化反相器120(0)、120(1)中的pfet124(0)、124(1)。然而，這可能導致位胞元102中的寫入爭用問題。圖3是說明圖2中的位胞元102中的nfet存取晶體管128(0)與反相器120(0)中的pfet124(0)之間的寫入爭用的電路圖。舉例來說，在寫入操作期間，如果邏輯‘1’是存儲在真實存儲節點122(t＝1)中(且邏輯‘0’是存儲在互補存儲節點122'(c＝0)中)且置于位線114上的待寫入到真實存儲節點122的數據是邏輯‘0’，那么nfet存取晶體管128(0)對真實存儲節點122放電到位線114以將邏輯‘0’寫入到真實存儲節點122。nfet存取晶體管128(0)能夠傳遞強邏輯‘0’。然而，存儲于互補存儲節點122'中的邏輯‘0’可能使得經強化pfet124(0)克服nfet存取晶體管128(0)的驅動強度而將真實存儲節點122充電到電壓vdd(即，邏輯‘1’)，由此導致真實存儲節點122上的寫入爭用。

技術實現要素：

本發明的方面涉及用于采用p型場效應晶體管(pfet)讀取端口的存儲器位胞元(“位胞元”)的讀取輔助電路。還公開相關系統及方法。存儲器位胞元提供于基于處理器的系統中的存儲器系統的數據陣列中以存儲數據。已觀察到隨著節點技術的大小縮小，pfet驅動電流(即，驅動強度)超出用于類似尺寸的fet的n型場效應晶體管(nfet)驅動電流。這是由于fet制造中引入應變硅，從而降低了電荷載流子的有效質量。讀取端口是存儲器位胞元中的性能關鍵元件。在這點上，在一個方面中，需要提供具有與nfet讀取端口相對的pfet讀取端口的存儲器位胞元來減少存儲器位胞元的存儲器讀取時間，并且由此改進存儲器讀取性能。為了緩解或避免可能會在讀取存儲器位胞元時發生的讀取擾亂條件，為具有pfet讀取端口的存儲器位胞元提供讀取輔助電路以緩解可能會在讀取存儲器位胞元時發生的讀取擾亂條件。通過緩解或避免在存儲器位胞元中的讀取擾亂條件，可降低對存儲器位胞元提供用于操作和數據保持的最小電壓的電壓源以減少電力消耗并且增大處理器能效。

在這點上，在一個方面中，提供一種存儲器系統。所述存儲器系統包括一種存儲器位胞元。存儲器位胞元包括經配置以存儲數據的存儲電路。存儲器位胞元還包括耦合到存儲電路的一或多個pfet存取晶體管。一或多個pfet存取晶體管中的每一個包括柵極，所述柵極經配置以響應于讀取操作而由字線激活以使得一或多個pfet存取晶體管將數據從存儲電路傳遞到耦合到存儲器位胞元的位線讀取輔助電路。存儲器系統還包括讀取輔助電路，所述讀取輔助電路經配置以響應于讀取操作而提升存儲器位胞元中的電壓從而輔助將數據從存儲電路傳送到位線。

在另一方面中，提供一種從存儲器位胞元中讀取數據的方法。方法包括響應于讀取操作而預放電耦合到存儲器位胞元中的一或多個pfet存取晶體管的存取節點的至少一個位線。方法還包括響應于讀取操作而激活耦合到一或多個pfet存取晶體管的柵極的字線，以將數據從存儲電路傳送到存取節點和至少一個位線。方法還包括響應于讀取操作而提升存儲器位胞元中的電壓，以輔助將數據從存儲電路傳送到存取節點。

在另一方面中，一種其上存儲有用于集成電路(ic)的庫單元的計算機數據的非暫時性計算機可讀媒體。庫單元包括存儲器系統，所述存儲器系統包括存儲器位胞元。存儲器位胞元包括經配置以存儲數據的存儲電路。存儲器位胞元還包括耦合到存儲電路的一或多個pfet存取晶體管。一或多個pfet存取晶體管中的每一個包括柵極，所述柵極經配置以響應于讀取操作而由字線激活以使得一或多個pfet存取晶體管將數據從存儲電路傳遞到耦合到存儲器位胞元的位線讀取輔助電路。存儲器系統還包括讀取輔助電路，所述讀取輔助電路經配置以響應于讀取操作而提升存儲器位胞元中的電壓從而輔助將數據從存儲電路傳送到位線。

附圖說明

圖1是采用靜態隨機存取存儲器(sram)系統的示范性基于處理器的存儲器系統的示意圖，所述靜態隨機存取存儲器系統包括用于存儲數據的按行和列組織的靜態存儲器位胞元的數據陣列；

圖2是說明可用于圖1中的sram系統中的數據陣列的標準六(6)晶體管(6-t)靜態互補存儲器位胞元中的讀取擾亂條件的電路圖；

圖3是說明可用于圖1中的sram系統中的數據陣列的標準6-t靜態互補存儲器位胞元中的n型場效應晶體管(nfet)存取晶體管與反相器p型場效應晶體管(pfet)之間的寫入爭用的電路圖；

圖4是說明隨技術節點大小而變化的nfet和pfet技術的相對飽和漏極電流(idsat)的曲線圖；

圖5是采用sram系統的示范性基于處理器的存儲器系統的示意圖，所述sram系統包括采用pfet讀取端口的靜態存儲器位胞元的數據陣列；

圖6a是說明標準6-t靜態互補存儲器位胞元中的讀取擾亂條件的示范性避免的電路圖，所述標準6-t靜態互補存儲器位胞元采用圖5中的sram系統中的數據陣列中的pfet讀取端口；

圖6b是說明為包含圖6a中的pfet存取晶體管的存儲器位胞元提供讀取輔助以響應于讀取操作而避免或減少存儲器位胞元中的讀取擾亂條件的示范性過程的流程圖；

圖7說明示范性讀取輔助電路，其包含提供于字線驅動器中的正提升圖5中的存儲器位胞元的字線的示范性正字線升壓電路，從而響應于讀取操作而弱化存儲器位胞元中的pfet存取晶體管來緩解或避免讀取擾亂條件；

圖8說明另一示范性讀取輔助電路，其包含提供于字線驅動器中的以可編程的方式正提升圖5中的存儲器位胞元的字線的另一示范性正字線升壓電路，從而響應于讀取操作而弱化位胞元中的pfet存取晶體管來緩解或避免讀取擾亂條件；

圖9說明另一示范性讀取輔助電路，其包含提供于字線驅動器中的基于與用于在寫入操作期間驅動字線不同的電壓源正提升圖5中的存儲器位胞元的字線的另一示范性正字線升壓電路，從而響應于讀取操作而弱化存儲器位胞元中的pfet存取晶體管來緩解或避免讀取擾亂條件；

圖10說明另一示范性讀取輔助電路，其包含提供于字線驅動器中的基于與用于在寫入操作期間驅動字線不同的電壓源正提升圖5中的存儲器位胞元的字線的另一示范性正字線升壓電路，從而響應于讀取操作而弱化存儲器位胞元中的pfet存取晶體管來緩解或避免讀取擾亂條件；

圖11說明示范性讀取輔助電路，其包含提供于位線驅動器中的正提升圖5中的存儲器位胞元的位線的示范性正位線升壓電路，從而響應于讀取操作而減弱存儲器位胞元中的pfet存取晶體管來緩解或避免讀取擾亂條件；

圖12說明包含正電源軌正升壓電路的示范性讀取輔助電路，所述正電源軌正升壓電路經配置以正提升圖5中的存儲器位胞元中的交叉耦合的反相器存儲電路中的pfet中的正電源軌，從而響應于讀取操作而將存儲電路中的pfet強化為強于存儲器位胞元中的pfet存取晶體管來緩解或避免讀取擾亂條件；以及

圖13是根據本文中所公開的態樣中之任一個的可包含采用讀取輔助電路的存儲器系統的示范性基于處理器的系統的框圖，所述電路用于采用pfet讀取端口的存儲器位胞元。

具體實施方式

現參考各圖，描述本發明的數個示范性方面。詞語“示范性”在本文中用于意味著“充當實例、例子或說明”。本文中描述為“示范性”的任何方面未必理解為比其它方面優選或有利。

存儲器位胞元提供于基于處理器的系統中的存儲器系統的數據陣列中以存儲數據。如圖4中展示的曲線圖400，已觀察到隨著節點技術的大小縮小，pfet驅動電流(即，驅動強度)超出用于類似尺寸的fet的n型場效應晶體管(nfet)驅動電流。這是由于fet制造中引入應變硅，從而降低了電荷載流子的有效質量。如圖4中所說明，在x軸402上提供納米(nm)單位的技術節點大小。在y軸404上提供nfet的飽和漏極電流(idsat,n)與pfet的飽和漏極電流的比(idsat,n/idsat,p)。在比率線406上展示隨技術節點大小(以nm為單位)而變化的idsat,n與idsat,p的比。如由圖4中的比率線406展示，相比于類似尺寸的nfet，pfet驅動強度隨技術節點大小的減小而增大。在點408處，比率線406越過nfet驅動電流與pfet驅動強度的1.0的比率。因此，在這個實例中，pfet的驅動強度大于類似尺寸nfet的驅動強度。

在這點上，如下文更詳細地論述，本文中所公開的方面涉及用于采用p型場效應晶體管(pfet)讀取端口的存儲器位胞元的讀取輔助電路。讀取端口可能是存儲器位胞元中的性能關鍵元件。在這點上，在一個方面中，需要提供具有與nfet讀取端口相對的pfet讀取端口的存儲器位胞元來降低存儲器位胞元的存儲器讀取時間，并且由此改進存儲器讀取性能。如下文的飽和驅動電流(idsat)方程式中所展示，電荷載流子有效移動率的增大引起驅動電流(id)的增大。

id＝¹/2μcoxw/l(vgs-vth)²

其中：

‘μ’是電荷載流子有效移動率，

‘w’是柵極寬度，

‘l’是柵極長度，

‘cox’是氧化物層的電容；

‘vgs’是柵極到源極電壓，以及

‘vth’是閾值電壓。

在這點上，在一個方面中，需要提供具有與nfet寫入端口相對的pfet寫入端口的存儲器位胞元來減少存儲器位胞元的存儲器讀取時間，并且由此改進存儲器讀取性能。為了緩解或避免可能會在讀取存儲器位胞元時發生的讀取擾亂條件，為具有pfet讀取端口的存儲器位胞元提供讀取輔助電路。通過緩解或避免存儲器位胞元中的讀取擾亂條件，可減少為用于操作和數據保持的存儲器位胞元提供最小電壓的電壓源以減少電力消耗并且增加處理器能效。

在這點上，圖5是采用pfet讀取端口存儲器位胞元502(0)(0)到502(m)(n)(在本文中也被稱作“存儲器位胞元502(0)(0)到502(m)(n)”)的示范性sram系統500的示意圖。pfet讀取端口存儲器位胞元502是各自具有一或多個pfet讀取端口的存儲器位胞元。如上文所論述，如果存儲器位胞元502(0)(0)到502(m)(n)的技術節點按比例縮小得足夠充分，那么存儲器位胞元502(0)(0)到502(m)(n)將比采用nfet讀取端口的類似存儲器位胞元更快地執行讀取操作。存儲器位胞元502(0)(0)到502(m)(n)經配置以將數據存儲于數據陣列504中。作為非限制性實例，存儲器位胞元502(0)(0)到502(m)(n)可以是標準六(6)晶體管(6-t)或八(8)晶體管(8-t)靜態互補存儲器位胞元。數據陣列504經組織為具有支持“n+1”位寬數據字的存儲器位胞元502的‘m+1’個位胞元列和‘n+1’個位胞元行。對于數據陣列504中的任何給定位胞元行0到m，數據陣列504的每一位胞元列0到n包含存儲單個數據值或位的存儲器位胞元502。

繼續參考圖5，對存儲器位胞元502(0)(0)到502(m)(n)的寫入操作由對應于每一位胞元行0到m的相應字線506(0)到506(m)控制?；谟纱鎯ζ髯x取操作中解碼指示待讀取的位胞元行0到m的存儲器地址而產生的指數(0)到指數(m)，對給定位胞元行0到m中的存儲器位胞元502()(0)到502()(n)執行讀取操作。為數據陣列504中的每一位胞元行0到m提供字線驅動器508(0)到508(m)以基于接收到的相應指數(0)到指數(m)控制對給定位胞元行0到m中的所尋址存儲器位胞元502()(0)到502()(n)的讀取。因此，在這個實例中一次僅激活一個字線驅動器508(0)到508(m)。讀取時鐘信號(read_clk)510控制斷言經激活字線(wl)506(0)到506(m)的時序以讀取選定位胞元行0到m中的存儲器位胞元502()(0)到(0)(n)。

繼續參考圖5，為sram系統500中的每個位胞元列0到n提供位線驅動器512(0)到512(n)來從選定位胞元行0到m中的存儲器位胞元502()(0)到502()(n)中讀取數據。在這點上，因為位胞元502(0)(0)到502(m)(n)采用互補位線架構，所以位線驅動器512(0)到512(n)驅動位線514(0)到514(n)和互補位線(bitline_b)514'(0)到514'(n)。

在寫入操作中，將待寫入的數據位0到n提供給相應位線驅動器512(0)到512(n)來將所接收數據位0到n和其互補數據位分別驅動到位線514(0)到514(n)和互補位線514'(0)到514'(n)上。選定的位胞元行0到m的字線驅動器508(0)到508(m)被激活以選擇待寫入的存儲器位胞元502()(0)到502()(n)。將在位線514(0)到514(n)和互補位線514'(0)到514'(n)上斷言的數據位0到n分別寫入到選定的存儲器位胞元502()(0)到502()(n)中。

在讀取操作中，位線驅動器512(0)到512(n)在預放電階段期間對位線514(0)到514(n)和互補位線514'(0)到514'(n)進行預放電。選定的位胞元行0到m的字線驅動器508(0)到508(m)使得存儲于選定的存儲器位胞元502()(0)到502()(n)中的數據斷言到位線514(0)到514(n)和互補位線514'(0)到514'(n)上，以由提供于每一位胞元列0到n中的讀出放大器516(0)到516(n)感測。讀出放大器516(0)到516(n)將數據位從選定的存儲器位胞元502()(0)到502()(n)提供到相應的數據輸出線518(0)到518(n)上。

圖6a是說明如何避免pfet讀取端口存儲器位胞元502中的讀取擾亂條件的電路圖，所述存儲器位胞元502采用圖5中的sram系統500中的數據陣列504中的pfet讀取/寫入端口。圖6b是說明用于響應于讀取操作而避免存儲電路501中的讀取擾亂條件的示范性過程600的流程圖。將結合圖6a論述圖6b中的過程600。

參考圖6a，在這個實例中，pfet讀取端口存儲器位胞元502包括由通過電壓vdd供電的兩個(2)交叉耦合的反相器520(0)、520(1)組成的存儲電路501。真實存儲節點(t)522和互補存儲節點(c)522'分別將數據532(即，電荷)和互補數據532'(即，數據532的互補電荷)以電壓形式保留在相應的真實存儲節點(t)522和互補存儲節點(c)522'上。每一反相器520(0)、520(1)由串聯耦合到相應下拉nfet526(0)、526(1)的相應上拉pfet524(0)、524(1)組成。pfet存取晶體管528(0)、528(1)耦合到相應的反相器520(0)、520(1)以將相應的pfet讀取端口530(0)、530(1)提供到pfet讀取端口存儲器位胞元502，而不是提供nfet存取晶體管。

在這點上，在讀取操作中，位線514和互補位線514'經預放電到低電壓(例如，gnd電壓)(圖6b中的框602)。接著，將耦合到pfet存取晶體管528(0)、528(1)的柵極(g)的字線(wl)506激活或斷言以評估真實存儲節點522和互補節點522'上的差分電壓來確定存儲于存儲器位胞元502的存儲電路501中的數據532和互補數據532'的階段(圖6b中的框604)。舉例來說，圖6a說明邏輯高電壓電平(即，‘1’)存儲于真實存儲節點522處(t＝1)且邏輯低電壓電平(即，‘0’)存儲于互補存儲節點522'處(c＝0)。pfet524(0)將電荷維持于真實存儲節點522上。在浮動位線514和互補位線514'之后對字線(wl)506上的低電壓(例如，gnd電壓)進行斷言以讀取存儲器位胞元502將使得pfet存取晶體管528(0)對位線514上的電壓(即，充電位線514)進行充電。類似地，對字線(wl)506上的低電壓(例如，gnd電壓)進行斷言以讀取存儲器位胞元502將不會對互補位線514'進行充電，這是因為互補位線514'上的電壓經預放電到低電壓(例如，gnd電壓)，且互補存儲節點(c)522'處的電壓也是低電壓。

然而，如果pfet524(0)具有弱驅動強度且因此相對于類似大小的nfet是更慢的裝置，那么當位線514由pfet存取晶體管528(0)充電時，由于真實存儲節點522處的數據532的電壓耦合到位線514，pfet524(0)可能不具有足夠的驅動強度來為真實存儲節點522上的任何損耗電荷快速地再充電。由于真實存儲節點522處的電荷共享所致的此電荷損耗可能使得反相器520(1)將互補存儲節點522'上的電壓從邏輯‘0’翻轉到邏輯‘1’，這樣可使得對存儲器位胞元502的后續讀取操作傳回錯誤數據。這被稱為讀取擾亂條件。這個讀取擾亂條件可限制用于讀取采用pfet讀取端口530(0)、530(1)的存儲器位胞元502的最小電源電壓。

為了緩解或避免讀取擾亂條件發生于圖6a中的存儲器位胞元502中，可弱化pfet存取晶體管528(0)、528(1)來降低其柵極(g)電壓到源極(s)電壓(vgs)電壓及/或強化反相器520(0)、520(1)中的下拉pfet524(0)、524(1)(圖6b中的框606)。在這點上，可提供讀取輔助電路以提升圖5中的sram系統500中的存儲器位胞元502中的電壓以輔助將數據532和/或互補數據532'從存儲電路501傳送到相應的位線514和互補位線514'(圖6b中的框606)。本文中公開了可提供給存儲器位胞元502以響應于讀取操作而緩解或避免讀取擾亂爭用的不同示范性讀取輔助電路。以這種方式，隨著存儲器位胞元502的技術節點大小縮小，可實現采用pfet讀取端口530(0)、530(1)在存儲器位胞元502中的更快讀取時間的益處，同時緩解或避免讀取擾亂條件。通過緩解或避免存儲器位胞元502中的讀取擾亂條件，可減少為用于操作和數據保持的存儲器位胞元502提供最小電壓(vdd)的電壓源以減少sram系統500中的電力消耗。

在這點上，作為用以緩解或避免圖6a中的pfet寫入端口存儲器位胞元502中的讀取擾亂條件的實例，采用經配置以響應于對pfet讀取端口存儲器位胞元502的讀取操作而正提升字線(wl)506的電壓的正字線升壓電路的讀取輔助電路可經采用(圖6b中的步驟606a)。在下文論述的圖7到10中展示包含用于pfet寫入端口存儲器位胞元的采用正字線升壓電路的讀取輔助電路的存儲器系統的實例。

同樣，作為用以緩解或避免圖6a中的pfet寫入端口存儲器位胞元502中的讀取擾亂條件的另一實例，采用位線正升壓電路的讀取輔助電路可經采用。位線正升壓電路經配置以響應于讀取操作而正提升耦合到pfet寫入端口存儲器位胞元502的位線的電壓(圖6b中的框606b)。在下文論述的圖11中展示包含用于pfet寫入端口存儲器位胞元的采用位線正升壓電路的讀取輔助電路的存儲器系統的實例。

同樣，作為緩解或避免圖6a中的pfet寫入端口存儲器位胞元502中的讀取擾亂條件的另一實例，采用正電源軌正升壓電路的讀取輔助電路可經采用。正電源軌正升壓電路經配置以響應于讀取操作而弱化pfet寫入端口存儲器位胞元502的存儲電路501中的一或多個反相器中的下拉nfet(圖6b中的框606c)。在下文論述的圖12中展示包含用于pfet寫入端口存儲器位胞元的采用正電源軌正升壓電路的讀取輔助電路的存儲器系統的實例。

如上文所論述，為了緩解或避免圖6a中的pfet讀取端口存儲器位胞元502中的讀取擾亂條件，在讀取操作期間可以弱化pfet存取晶體管528(0)、528(1)。以這種方式，不將錯誤電壓(例如，gnd電壓)從預放電位線114和互補位線114'分別驅動到真實存儲節點522和互補存儲節點522'中。在這點上，圖7說明包含呈字線正升壓電路702形式的讀取輔助電路700的示范性字線驅動器508a。這個實例中的字線正升壓電路702經配置以正提升字線(wl)506上的電壓，以響應于讀取操作而弱化pfet存取晶體管528(0)、528(1)來緩解或避免讀取擾亂條件發生。以這種方式，pfet存取晶體管528(0)或528(1)不響應于讀取操作將電壓從位線114或互補位線114'分別驅動到真實存儲節點522或互補存儲節點522'中，因此導致讀取擾亂條件。通過提升字線(wl)506上的電壓，通過降低柵極(g)電壓到源極(s)電壓(vgs)來根據以下飽和驅動電流方程式而弱化pfet存取晶體管528(0)、528(1)的驅動電流id(即，驅動強度)，如下：

id＝¹/2μcoxw/l(vgs-vth)²

其中：

id是驅動電流，

‘μ’是電荷載流子有效移動率，

‘w’是柵極寬度，

‘l’是柵極長度，

‘cox’是氧化物層的電容；

‘vgs’是柵極到源極電壓，以及

‘vth’是閾值電壓。

參考圖7，為了在圖7中的存儲器位胞元502中執行讀取或寫入操作，必須驅動字線(wl)506到邏輯‘0’以接通存儲器位胞元502中的pfet存取晶體管528(0)、528(1)。在讀取操作中，在對位線514和互補位線514'進行預放電之后將字線(wl)506驅動到邏輯‘0’。在這點上，圖7中的字線驅動器508a包含放電控制電路703。放電控制電路703耦合到字線(wl)506。放電控制電路703經配置以從充電控制電路707接收作為輸入的充電控制信號705。如下文更詳細地論述，放電控制電路703經配置以響應于指示充電停用狀態的充電控制信號705而將字線(wl)506耦合到接地節點(gnd)。然而，如還在下文更詳細地論述，放電控制電路703還經配置以將字線(wl)506從接地節點(gnd)解耦，以使字線(wl)506保持浮動狀態以允許升壓發生器電路709響應于指示充電啟用狀態的充電控制信號705而正提升字線(wl)506上的電壓。在這個實例中，放電控制電路703包含nfet704。在寫入操作期間激活nfet704以驅動字線(wl)506到邏輯‘0’來在寫入操作期間激活pfet存取晶體管528(0)、528(1)，這是因為充電控制信號705是基于通過充電控制電路707中的反相器710反相的讀取時鐘信號510。在將執行寫入操作時，讀取啟用信號511轉變高以選擇存儲器位胞元502用于寫入操作。充電控制電路707中的反相器710的輸出712激活放電控制電路703中的nfet704以將gnd電壓傳遞到字線(wl)506。nfet704傳遞強邏輯‘0’信號。

然而，響應于讀取操作，放電控制電路703中的nfet704由于反相器708將輸出712上的讀取時鐘信號510反相而關斷，讀取時鐘信號510從低轉變到高，輸出712從高轉變到低。這使字線(wl)506浮動?；诔潆娍刂菩盘?05和在這個實例中指示讀取操作的讀取啟用信號511而激活提供于字線正升壓電路702中的升壓發生器電路709，以正提升字線(wl)506的電壓來弱化pfet存取晶體管528(0)、528(1)。

在這個實例中，pfet714包含于升壓發生器電路709中。響應于讀取操作而激活pfet714的柵極(g)(其耦合到充電控制電路707中的反相器710的輸出712)以提升字線(wl)506。在讀取啟用信號511是邏輯‘1’時，升壓發生器電路709中的pfet714將超過gnd電壓，在閾值電壓(vt)和gnd電壓之間的信號傳遞到字線(wl)506。這是因為pfet714傳遞弱邏輯‘0’信號。因此，將字線(wl)506驅動到介于vt與gnd電壓之間的電壓電平，而不是基于充電控制信號705和讀取啟用信號511而在充電停用狀態下將字線(wl)506一直向下驅動到gnd電壓(邏輯‘0’)。這具有弱化pfet存取晶體管528(0)、528(1)以在存儲器位胞元502的讀取操作期間提供讀取輔助的效應。因此，存儲器位胞元502中的反相器520(0)、520(1)中的pfet524(0)、524(1)(見圖6a)的驅動強度可克服弱化的pfet存取晶體管528(0)、528(1)，以響應于讀取操作來以邏輯‘1’的電壓對真實存儲節點522或互補存儲節點522'上的任何損耗電荷快速地再充電，所述存儲節點待耦合到位線514或互補位線514'。

圖8是另一示范性字線驅動器508b，其包含呈字線正升壓電路802的另一實例形式的讀取輔助電路800。如同圖7中的字線正升壓電路702，圖8中的字線正升壓電路802經配置以提升存儲器位胞元502中的字線(wl)506，以響應于讀取操作而弱化pfet存取晶體管528(0)、528(1)來緩解或避免發生讀取擾亂條件。以這種方式，pfet存取晶體管528(0)或528(1)不響應于讀取操作將電壓從位線114或互補位線114'分別驅動到真實存儲節點522或互補存儲節點522'中，因此導致讀取擾亂條件。圖8中的字線正升壓電路802與圖7中的字線正升壓電路702之間的共同元件用共同元件編號展示，并且因此將不再描述。

參考圖8，在這個實例中，字線正升壓電路802經配置以微弱地接通pfet存取晶體管528(0)、528(1)以使得讀取操作不擾亂存儲于pfet讀取端口存儲器位胞元502的存儲電路501中的數據532和/或互補數據532'。在這點上，將pfet存取晶體管528(0)、528(1)的柵極(g)瞬時地驅動到邏輯‘0’(例如，gnd)。接著響應于讀取操作將pfet存取晶體管528(0)、528(1)的柵極(g)升高到比邏輯‘0’高的電壓同時仍保持接通或激活pfet存取晶體管528(0)、528(1)，從而避免或緩解讀取擾亂條件。

在這點上，繼續參考圖8，當讀取時鐘信號510在邏輯‘0’處且將讀取啟用信號511驅動到邏輯‘1’時，放電控制電路703中的反相器708驅動字線(wl)506到邏輯‘0’。這在讀取操作外激活或接通pfet存取晶體管528(0)、528(1)。通過為邏輯‘0’的讀取時鐘信號510和讀取啟用信號511來將充電控制電路807的輸出804驅動到邏輯‘1’，所述充電控制電路807產生充電控制信號805。為邏輯‘1’的充電控制信號805激活或接通放電控制電路703中的nfet704。這使得在讀取操作外通過充電控制電路807中的nfet704將字線(wl)506驅動到接地(gnd)電壓。同樣，為邏輯‘1’的充電控制信號805使得字線正升壓電路802中的升壓發生器電路809不經激活以將正電荷耦合到字線(wl)506上，從而響應于讀取操作而提升字線(wl)506的電壓。

然而，一旦將讀取時鐘信號510驅動到意味著啟用讀取操作的邏輯‘1’，充電控制電路807中的nand柵極806的輸出804被驅動到邏輯‘0’。這停用放電控制電路703中的nfet704，這樣使得字線(wl)506浮動并且不通過nfet704被驅動到接地(gnd)電壓。還響應于讀取操作，將充電控制電路807中的輸出804驅動到邏輯‘0’從而還將充電控制信號805驅動到邏輯‘0’。為邏輯‘0’的充電控制信號805使得字線正升壓電路802中的升壓發生器電路809經激活以將正電荷耦合到字線(wl)506上從而響應于讀取操作來提升字線(wl)506的電壓，并且因此弱化pfet存取晶體管528(0)、528(1)。

在這個實例中，升壓發生器電路809包含以nor柵極形式提供的多個電荷產生電路808(0)到808(x)。通過可編程電荷信號b(0)到b(x)分別啟用電荷產生電路808(0)到808(x)，以使得由升壓發生器電路809產生的電荷量是按比例可編程的。響應于啟用電荷產生電路808(0)到808(x)，將通過與電荷存儲單元811中的相應的電荷存儲電路810(0)到810(x)的數量和值成比例的電壓來正提升字線(wl)506的電壓，所述相應的電荷存儲電路810(0)到810(x)經編程以耦合到字線(wl)506上。在這個實例中，電荷存儲電路810(0)到810(x)由電容器組成。

圖9是包含呈字線正升壓電路902形式的讀取輔助電路900的另一示范性字線驅動器508c。字線正升壓電路902與圖7中的字線正升壓電路702類似，不同之處在于圖9中的字線升壓電路902允許除為圖9中的反相器708供電的電壓(vdd)外的不同電壓(vdd/x)被驅動到字線(wl)506上以提升字線(wl)506的電壓。圖7與圖9之間的字線驅動器508c中的共同組件用共同元件編號展示，并且因此將不再描述。

參考圖9，正如先前所論述，響應于讀取操作，放電控制電路703中的nfet704由于充電控制電路907中的反相器710將輸出712上的讀取時鐘信號510反相而斷開。這使字線(wl)506浮動。設置于升壓發生器電路909中的nfet906的柵極(g)從充電控制電路907中的反相器908的輸出913接收基于讀取啟用信號511的信號。以這種方式，nfet906不響應于讀取操作激活，以使得不將電壓vdd提供到字線(wl)506從而將字線(wl)506提升到電壓(vdd)。替代地，考慮到關于基于除電壓(vdd)外的電壓(例如電壓vdd/x)而提升字線(wl)506的電壓的選擇方案，在這個實例中，升壓發生器電路909也包含將電壓vdd/x提供到另一pfet912的pfet910。響應于讀取操作(即，讀取啟用信號511)而基于反相器908的輸出913而激活pfet910，以使得響應于讀取操作而將電壓vdd/x提供到pfet912。pfet912表現得如同圖7中的升壓發生器電路709中的pfet714以響應于讀取操作而提升字線(wl)506的電壓，不同之處在于在這個實例中，圖9中的升壓發生器電路909中的pfet912可基于提供電壓vdd/x的不同電壓源來提升字線(wl)506的電壓。

圖10是經配置以響應于讀取操作而將字線(wl)506正提升到除電壓vdd外的電壓的另一示范性字線驅動器508d。在這點上，字線驅動器508d包含呈字線正升壓電路1002的另一實例形式的讀取輔助電路1000。字線正升壓電路1002與圖7中的字線正升壓電路702和圖9中的字線升壓電路902類似。圖10中的字線驅動器508d與圖7和9中的字線驅動器508a和508c之間的共同組件在圖10中用共同元件編號展示，并且因此將不再描述。設置于圖10中的字線正升壓電路1002中的升壓發生器電路1009包含如同包含于圖9中的升壓發生器電路909中的nfet906。然而，在圖10中的升壓發生器電路1009中，nfet906為電壓vdd/x的來源，而非nfet906為接地gnd的來源。基于讀取時鐘信號510激活nfet906，這樣使得充電控制電路707產生輸出712從而使得反相器908響應于讀取操作而激活nfet906。響應于讀取操作，nfet906將電壓vdd/x耦合到字線(wl)506以將字線(wl)506提升到電壓vdd/x，所述電壓可為電壓(vdd)的分數。

圖7到10中的字線正升壓電路702、802、902和1002在讀取操作期間全部能夠將電壓提升提供到存儲器位胞元502的字線(wl)506以緩解或避免存儲器位胞元502中的讀取擾亂條件。還可能提升存儲器位胞元502中的位線514和互補位線514，而非提升字線(wl)506，從而通過pfet存取晶體管528(0)、528(1)緩解或避免采用pfet讀取端口的存儲器位胞元502中的讀取擾亂條件。響應于讀取操作而提升存儲器位胞元502中的位線514和互補位線514'可減少pfet存取晶體管528(0)、528(1)的柵極(g)電壓到源極(s)電壓(vgs)，并且因此弱化pfet存取晶體管528(0)、528(1)。這與在邏輯‘1’存儲于相應的真實存儲節點522或互補存儲節點522'處時跨越pfet存取晶體管528(0)或528(1)提供的全電壓vdd電壓相對。還可能提升位線514和互補位線514'(而不是提升字線(wl)506或與提升字線(wl)506組合)來在讀取操作期間弱化pfet存取晶體管528(0)、528(1)以緩解或避免讀取擾亂條件。

在這點上，圖11是圖5中的讀出放大器516、呈位線正升壓電路1102形式的讀取輔助電路1100和sram系統500的pfet讀取端口存儲器位胞元502的電路圖。在這個實例中，位線正升壓電路1102提供于用于pfet讀取端口存儲器位胞元502的位胞元列m的位線驅動器512中。位線正升壓電路1102經配置以響應于讀取操作而提升存儲器位胞元502的位線514和互補位線514'上的電壓，以弱化相應的pfet存取晶體管528(0)、528(1)。在這點上，僅如圖6a中所說明而提供存儲器位胞元502，并且因此將不再描述。

參考圖11，對存儲器位胞元502執行讀取操作時，如上文先前所描述的，位線514和互補位線514'在斷言字線(wl)506之前進行預放電。然而，在圖6a中的存儲器位胞元502中，且如圖11中所展示，位線514和互補位線514'經預放電到gnd電壓。然而，在圖11中的這個實例中，在這個實例中位線正升壓電路1102包含pfet1004(0)、1004(1)。舉例來說，這與提供用于對位線514和互補位線514'進行預放電的nfet相對。位線正升壓電路1102中的pfet1004(0)、1004(1)經配置以響應于預放電啟用1106而將位線514和互補位線514'分別預放電到pfet1004(0)、1004(1)的閾值電壓(vt)。pfet1004(0)、1004(1)不傳遞強邏輯‘0’電壓。因此，位線514和互補位線514'在預放電階段期間經正提升超過gnd的相應的pfet1004(0)、1004(1)的閾值電壓(vt)。隨后，當字線(wl)506經斷言以響應于讀取操作而讀取存儲器位胞元502時，pfet存取晶體管528(0)或528(1)的柵極(g)電壓到源極(s)電壓(vgs)是vdd到vt(即，vdd電壓減去相應的pfet1004(0)、1004(1)的閾值電壓(vt))，這樣會弱化pfet存取晶體管528(0)、528(1)。這緩解或避免可在真實存儲節點522或互補存儲節點522'存儲有邏輯‘1’電壓時發生的讀取擾亂條件，如先前在上文關于圖6a中所論述。

也可能增大圖6a中的存儲器位胞元502中的pfet524(0)、524(1)的驅動強度，而不是或另外互補提升字線(wl)506和/或提升存儲器位胞元502中的位線514和互補位線514'，以緩解或避免存儲器位胞元502中的讀取擾亂條件。響應于讀取操作而提升存儲器位胞元502中的上拉pfet524(0)、524(1)允許上拉pfet524(0)、524(1)對真實存儲節點522或互補存儲節點522'上的任何損耗電荷進行快速再充電，這是因為真實存儲節點522處的電壓耦合到位線514。因此，由于真實存儲節點522或互補存儲節點522'處的電荷共享所致的任何電荷損耗經緩解，且可使得相應的反相器520(0)或520(1)將互補存儲節點522'或真實存儲節點522上的電壓vdd分別從邏輯‘0’翻轉到邏輯‘1’。

在這點上，圖12說明呈正電源軌正升壓電路1202形式的示范性讀取輔助電路1200。正電源軌正升壓電路1202經配置以提升pfet讀取端口存儲器位胞元502的正電源軌1203的電壓，所述pfet讀取端口存儲器位胞元502接收耦合到交叉耦合的反相器520(0)、520(1)的上拉pfet524(0)、524(1)的電源電壓(vdd)(也見圖5a)。在這點上，正電源軌正升壓電路1202經配置以提升供應到上拉pfet524(0)、524(1)的電壓以響應于讀取操作而使得上拉pfet524(0)、524(1)強于存儲器位胞元502中的pfet存取晶體管528(0)、528(1)，來緩解或避免讀取擾亂條件。如下文所論述，在這個實例中，正電源軌正升壓電路1202經配置以將上拉pfet524(0)、524(1)耦合到比電壓(vdd)高的電壓。

在這點上，參考圖12，當讀取操作根據作為充電控制信號1205提供的讀取時鐘信號510轉變到較高電壓電平而發生時，讀取時鐘信號510作為輸入提供到升壓發生器電路1209。在這個實例中，升壓發生器電路1209由以nor柵極形式提供的多個電荷產生電路1204(0)到1204(y)組成。電荷產生電路1204(0)到1204(y)還具有相應的可編程電荷線1206(0)到1206(y)，所述可編程電荷線可經編程以允許所需的任何數目個電荷產生電路1204(0)到1204(y)為在這個實例中提供于電荷存儲單元1211中的相應電荷存儲電路1208(0)到1208(y)充電。在這個實例中電荷存儲電路1208(0)到1208(y)是電容器。在讀取操作期間，存儲于電荷存儲電路1208(0)到1208(y)中的電荷耦合到電荷存儲單元1211的輸出1210，所述輸出1210耦合到正電源軌1203且耦合到上拉pfet524(0)、524(1)。以這種方式，從電荷存儲單元1211中放電到正電源軌1203的電荷將耦合到上拉pfet524(0)、524(1)的電壓提升到高于電壓(vdd)，因此強化pfet524(0)、524(1)和交叉耦合的反相器520(0)、520(1)。在寫入操作期間，電荷產生電路1204(0)到1204(y)并不驅動耦合到正電源軌1203的輸出1210，且因此使輸出1210浮動，以使得僅電壓(vdd)耦合到反相器520(0)、520(1)中的上拉pfet524(0)、524(1)用于正常寫入操作。

用于存儲器位胞元的讀取輔助電路可提供于任何基于處理器的裝置中的存儲器中或集成到任何基于處理器的裝置中的存儲器中，所述存儲器位胞元采用本文中所公開的pfet讀取端口根據本文中所公開的方面緩解或避免pfet讀取端口存儲器位胞元的讀取擾亂條件。實例包含(但不限于)機頂盒、娛樂單元、導航裝置、通信裝置、固定位置數據單元、移動位置數據單元、移動電話、蜂窩式電話、計算機、便攜式計算機、桌上型計算機、個人數字助理(pda)、監視器、計算機監視器、電視機、調諧器、無線電、衛星無線電、音樂播放器、數字音樂播放器、便攜式音樂播放器、數字視頻播放器、視頻播放器、數字視頻光盤(dvd)播放器和便攜式數字視頻播放器。

在這點上，圖13說明基于處理器的系統1300的實例。根據本文中所公開的方面，基于處理器的系統1300的任何組件或電路可采用采用本文中所公開的讀取輔助電路的pfet讀取端口存儲器位胞元，來緩解或避免pfet讀取端口存儲器位胞元的讀取擾亂條件。在這個實例中，基于處理器的系統1300包含一或多個中央處理單元(cpu)1302，每一中央處理單元包含一或多個處理器1304。cpu1302可具有耦合到處理器1304以用于對臨時存儲數據快速存取的高速緩存存儲器1306。作為實例，高速緩存存儲器1306可采用pfet讀取端口存儲器位胞元1308，包含在圖5中說明的pfet讀取端口存儲器位胞元502。cpu1302耦合到系統總線1310并且可將包含于基于處理器的系統1300中的主控裝置與受控裝置相互耦合。眾所周知，cpu1302與這些其它裝置通過在系統總線1310上交換地址、控制及數據信息來進行通信。舉例來說，作為受控裝置的實例，cpu1302可將總線交易請求傳達到存儲器系統1314中的存儲器控制器1312。雖然圖13中未說明，但是可提供多個系統總線1310，其中每個系統總線1310構成不同構造。在這個實例中，存儲器控制器1312經配置以將存儲器存取請求提供到存儲器系統1314中的存儲器陣列1316。作為實例，存儲器陣列1316還可包含pfet讀取端口存儲器位胞元1308(其包含讀取輔助電路)。

其它裝置可連接到系統總線1310。如圖13中所說明，作為實例，這些裝置可包含存儲器系統1314、一或多個輸入裝置1320、一或多個輸出裝置1322、一或多個網絡接口裝置1324以及一或多個顯示控制器1326。輸入裝置1320可包含任何類型的輸入裝置，包含(但不限于)輸入按鍵、開關、語音處理器等。輸出裝置1322可包含任何類型的輸出裝置，包含(但不限于)音頻、視頻、其它視覺指示器等。網絡接口裝置1324可以是經配置以允許將數據交換到網絡1328以及交換來自網絡1328的數據的任何裝置。網絡1328可以是任何類型的網絡，包含(但不限于)有線或無線網絡、私用或公共網絡、局域網(lan)、廣域網(wlan)和因特網。網絡接口裝置1324可經配置以支持所需的任何類型的通信協議。

cpu1302還可經配置以在系統總線1310上存取顯示控制器1326來控制發送到一或多個顯示器1330的信息。顯示控制器1326將待顯示的信息經由一或多個視頻處理器1332發送到顯示器1330，所述視頻處理器1332將待顯示的信息處理成適合于顯示器1330的格式。顯示器1330可包含任何類型的顯示器，包含(但不限于)陰極射線管(crt)、液晶顯示器(lcd)、等離子顯示器等。

非暫時性計算機可讀媒體(例如圖13中的存儲器系統1314，作為非限制性實例)還可能在其上存儲有當經執行時使得cpu1302存儲用于集成電路(ic)設計的庫單元1334的計算機可執行指令。庫單元1334可以是單元庫的部分。庫單元1334包括庫存儲器位胞元1336，所述庫存儲器位胞元1336可以是基于本文中論述的任何pfet讀取端口存儲器位胞元設計的庫單元。如上文所論述，pfet讀取端口存儲器位胞元包括經配置以存儲數據的存儲電路。pfet讀取端口存儲器位胞元還包括耦合到存儲電路的一或多個pfet存取晶體管。一或多個pfet存取晶體管中的每一個包括柵極，所述柵極經配置以響應于讀取操作而由字線激活以使得一或多個pfet存取晶體管將數據從存儲電路傳遞到耦合到庫存儲器位胞元1336的位線讀取輔助電路。庫單元1334還可包括讀取輔助電路，所述讀取輔助電路經配置以響應于讀取操作而提升庫存儲器位胞元1336中的電壓，以輔助將數據從存儲電路傳送到位線。

應注意，對本發明中pfet和nfet的使用可包含是金屬氧化物半導體(mos)的pmosfet和nmosfet。本文中所論述的pfet和nfet可包含除金屬外的其它類型的氧化物層。還應注意，可為本文中所公開的存儲器位胞元的位線和互補位線中的任一個或兩個提供本文中所公開的輔助電路中的任一個。

所屬領域的技術人員將進一步了解，結合本文中所公開的方面所描述的各種說明性邏輯塊、模塊、電路和算法可被實施為電子硬件、存儲于存儲器或另一計算機可讀媒體中并由處理器或其它處理裝置執行的指令，或所述電子硬件和所述指令的組合。作為實例，本文中所描述的主控裝置和受控裝置可用于任何電路、硬件組件、集成電路(ic)或ic芯片中。本文中所公開的存儲器可以是任何類型和大小的存儲器，并且可被配置以存儲所需的任何類型的信息。為清楚地說明此可互換性，上文已大體上關于其功能性而描述了各種說明性組件、塊、模塊、電路和步驟。如何實施此功能性取決于特定應用、設計選擇和/或強加于整個系統的設計約束。熟練的技術人員可針對每個特定應用以不同方式實施所描述的功能性，但此類實施決策不應被解釋為導致偏離本發明的范圍。

結合本文中所公開的方面而描述的各種說明性邏輯塊、模塊和電路可以用以下來實施或執行：處理器、數字信號處理器(dsp)、專用集成電路(asic)、現場可編程門陣列(fpga)或其它可編程邏輯裝置、離散門或晶體管邏輯、離散硬件組件或其經設計以執行本文中所描述的功能的任何組合。處理器可以是微處理器，但在替代例中，處理器可以是任何常規處理器、控制器、微控制器或狀態機。處理器還可實施為計算裝置的組合，例如，dsp與微處理器的組合、多個微處理器、一或多個微處理器結合dsp核心，或任何其它此類配置。

還應注意，描述本文中的示范性方面中的任一個中描述的操作步驟是為了提供實例及論述?？梢杂贸怂f明的序列之外的大量不同序列執行所描述的操作。另外，單個操作步驟中所描述的操作實際上可在許多不同步驟中執行。另外，可組合在示范性方面中所論述的一或多個操作步驟。應理解，如所屬領域的技術人員將容易顯而易見，流程圖中所說明的操作步驟可以經受眾多不同修改。所屬領域的技術人員還將了解，可使用多種不同技術和技藝中的任一個來表示信息和信號。舉例來說，可通過電壓、電流、電磁波、磁場或磁粒子、光場或光粒子或其任何組合來表示貫穿上文描述中可能參考的數據、指令、命令、信息、信號、位、符號和芯片。

提供本發明的先前描述以使所屬領域的技術人員能夠制造或使用本發明。所屬領域的技術人員將容易對本發明的各種修改顯而易見，并且本文中界定的一般原理可應用于其它變化而不脫離本發明的精神或范圍。因此，本發明并不希望限于本文中所描述的實例和設計，而是應被賦予與本文中所公開的原理和新穎特征相一致的最廣范圍。