專利名稱：半導體器件及其制作方法
技術領域：
本發明涉及半導體制造技術領域，特別涉及一種半導體器件及其制作方法。
背景技術：
半導體集成電路中包含大量NMOS和PMOS晶體管，所謂NMOS晶體管是 在P型襯底上形成柵極，并在柵極兩側的襯底內注入N型雜質形成源/漏極的器 件，因其形成的位于柵極下方的溝道為N型，故稱作N溝道金屬氧化物半導體 結構。所謂PMOS晶體管則是在N型襯底上注入P型雜質形成源/漏區的器件， 因其溝道為P型，故稱作P溝道金屬氧化物半導體結構。半導體器件制作過程 中，在同一襯底上形成NMOS和PMOS晶體管的制作過程如下
圖1A至1C為說明現有器件及其制作方法的器件剖面示意圖。圖1A為形成 柵極以后的器件結構示意圖，如圖1A所示，在襯底的各器件之間刻蝕填充形 成了隔離溝槽102,在硅襯底101上沉積了柵氧化硅層103 (Gate Oxide);通過 沉積、刻蝕多晶珪，在襯底上形成了柵極104-l和104-2。
圖1B為形成介質層后的器件結構示意圖，如圖1B所示，形成多晶硅柵極 后，利用化學氣相沉積(CVD, Chemical Vapor Deposition)方法在該村底上 沉積柵極介質層106,通常該層可以為氮化硅層，氧化硅或氮氧化硅層。
圖1C為干法刻蝕介質層后的器件結構示意圖，如圖1C所示，利用干法刻 蝕柵極介質層106，因干法刻蝕的各向異性，柵極側壁處的介質層106會保留 下來，而在柵極頂部和柵極間硅襯底表面處的介質層會被刻蝕去除，形成了 柵極側壁層。形成柵極側壁層后，利用多晶硅柵極及其側壁上保留的側壁層 作為掩膜進行離子注入，形成源/漏極摻雜區。注意對于NMOS和PMOS器件， 因其所需注入的雜質類型相反，在工藝制作中需分別對源/漏極摻雜區進行離 子注入，如圖1C中所示，對于NMOS器件，其源/漏區107-l、 108-l注入的為N 型雜質；對于PMOS器件，其源/漏區107-2、 108-2注入的為P型雜質。至此， 在一個襯底上分別形成了 NMOS器件和PMOS器件。
然而，隨著超大規模集成電路的迅速發展，器件的密度越來越高，尺寸 越來越小，因器件的高密度、小尺寸引發的各種效應對半導體工藝制作結果
的影響也日益突出。上述傳統的器件制作方法已難以滿足45nm以下器件的制 作要求。
對于45nm以下的CMOS器件，對工藝制作中的熱預算的控制更為嚴格， 要求在各步工藝中盡可能地降低加熱溫度，減少加熱時間。但是，對于某些 工藝，降低加熱溫度或減少加熱時間會導致其他問題的出現，最典型的就是 對多晶硅柵極進行熱退火處理以激活雜質的工藝步驟，如果降低加熱溫度或 減少加熱時間，就會使得雜質的活化率降低，進而影響到器件的性能，為此， 降溫或者減少加熱時間使器件制作過程中的熱預算最小化的同時，還必須注 意確保器件的性能不退化。但是，對于小尺寸器件，采用上述傳統的器件制 作方法很難同時兼顧這兩個要求。
對于小尺寸器件，常用的一種改善器件性能的方法是應力工程的方法。 所謂應力工程是指，對于NMOS器件，在接近溝道的位置生長一層具有張應力 的薄膜，可以有效提高其溝道內電子的遷移率；對于PMOS器件，在接近溝道 的位置生長一層具有壓應力的薄膜，可以提高其溝道內的空穴的遷移率。現 已證實，應力工程的方法可以有效地改善器件的電性能。但是，注意到該應 力工程方法對于NMOS和PMOS器件而言，效果是正好相反的。因此給實際工 藝制作帶來了麻煩，單純地生長對其中 一種器件有利的帶應力的薄膜必然會 導致另一種器件性能的下降，對器件整體性能改善不大。
申請號為200510115838.6的中國專利申請公開了 一種能在器件內局部產 生機械應力，以提高器件溝道內載流子遷移率的方法，該方法利用多步光刻、
的薄膜，提高了器件溝道內的載流子遷移率。但是，該方法實現復雜，增加 了大量的操作步驟，延長了生產周期，提高了生產成本。并且，因工藝步驟 的增多，復雜性的增大，可能引入器件的缺陷數會增多，結果導致器件的性 能沒有明顯提升，產品的成品率反而下降。如果能有一種方法，使得生長的 某一種應力薄膜提高其對應類型的器件性能的同時，對另 一種類型的器件沒 有大的影響，則可以在減少工藝步驟，縮短工藝周期的情況下，有效改善器 件的整體性能。

發明內容
本發明提供一種半導體器件及其制作方法，該半導體器件在工藝制作中
所需的激活雜質的活化溫度較低，可以在不影響器件性能的情況下，降低生
產中的熱預算，改善了現有45nrn以下半導體器件制作中無法兼顧熱預算和器 件性能兩方面要求的問題。
本發明提供的一種半導體器件，包括襯底，且所述襯底上至少包含一個 NMOS晶體管和一個PMOS晶體管，其特征在于所述PMOS晶體管的柵極 高度低于所述NMOS晶體管的柵極高度。
其中，所述NMOS晶體管和PMOS晶體管上還具有一層具有張應力的應 力層，且所述應力層為氮化硅層或氮氧化硅層。
其中，所述NMOS晶體管和PMOS晶體管的柵極高度差在100至500 A 之間。
本發明具有相同或相應技術特征的一種半導體器件的制作方法，包括步
驟
提供襯底；
在所述襯底上形成柵氧化層；
在所述柵氧化層上形成第一介質層；
在所述第 一介質層上形成第二介質層；
刻蝕所述第二介質層和第一介質層，以形成柵極孔；
沉積多晶硅層；
平坦化所述多晶硅層；
刻蝕所述多晶硅層，在所述柵極孔內形成柵極；
利用光刻方法在所述村底上定義出NMOS晶體管區和PMOS晶體管區； 刻蝕所述PMOS晶體管區，形成低柵極； 去除所述第二介質層； 刻蝕所述第一介質層，形成柵極側壁層。
其中，形成柵極側壁層后，還在所述襯底上形成具有張應力的應力層。
其中，所述第二介質層的厚度由設定的NMOS晶體管和PMOS晶體管之 間的柵極高度差以及第二介質層與柵極材料之間的刻蝕速率差確定。
其中，所述第二介質層的厚度在100至800A之間。
其中，所述第一介質層為氮化硅層或氮氧化硅層，所述第二介質層為氧 化硅層或組份含量不同于所述第 一介質層的氮氧化硅層。
本發明具有相同或相應技術特征的另一種半導體器件的制作方法，包括
步驟
提供襯底；
在所述襯底上形成柵氧化層； 在所述柵氧化層上形成第一介質層； 在所述第一介質層上形成停止層； 在所述停止層上形成第二介質層；
刻蝕所述停止層、第二介質層和第一介質層，形成柵極孔；
在所述襯底上沉積多晶硅層；
平坦化所述多晶硅層；
刻蝕所述多晶硅層，在所述柵極孔內形成柵極；
利用光刻方法在所述襯底上定義出NMOS晶體管區和PMOS晶體管區； 刻蝕所述PMOS晶體管區，形成低柵極； 去除所述停止層和第二介質層； 刻蝕所述第一介質層，形成柵極側壁層。
其中，形成柵極側壁層后，還在所述襯底上形成具有張應力的應力層。 其中，所述停止層為氧化硅層，所述第一和第二介質層為氮化硅或氮氧 化硅層。
其中，所述第二介質層的厚度由設定的NMOS晶體管和PMOS晶體管的 柵極高度差確定。
其中，所述停止層的厚度在100至300 A之間，所述第二介質層的厚度 在100至500A之間。
與現有技術相比，本發明具有以下優點
本發明的半導體器件，其PMOS晶體管的柵極高度低于NMOS晶體管的 柵極高度，PMOS晶體管柵極高度的降低， 一方面，可以在較低溫度下得到 較好的雜質激活率，另一方面，其溝道內的空穴載流子受其上覆蓋的應力層 的影響也較小。因此，可以實現在不影響器件性能的情況下，減小工藝制作 的熱預算；并在生長具有張應力薄膜提高NMOS晶體管性能時，減緩PMOS 晶體管性能下降的問題。尤其對于45nm以下的半導體器件，如果采用本發明 的結構，可以有效提高器件的整體性能。本發明的半導體器件的制作方法，采用大馬士革的方法形成具有不同高 度的柵極，其實現簡單，對生產周期沒有大的影響。


圖1A至1C為說明現有器件及其制作方法的器件剖面示意圖； 圖2A至2C為制作本發明的半導體器件的器件剖面示意圖； 圖3A至3G為說明本發明半導體器件制作方法的第一實施例的器件剖面 示意圖4為說明本發明半導體器件制作方法的第一實施例的流程圖5A至5G為說明本發明半導體器件制作方法的第二實施例的器件剖面
示意圖。
具體實施例方式
為使本發明的上述目的、特征和優點能夠更加明顯易懂，下面結合附圖 對本發明的具體實施方式
做詳細的說明。
本發明的處理方法可被廣泛地應用到許多應用中，并且可利用許多適當 的材料制作，下面是通過較佳的實施例來加以說明，當然本發明并不局限于 該具體實施例，本領域內的普通技術人員所熟知的一般的替換無疑地涵蓋在
本發明的保護范圍內。
其次，本發明利用示意圖進行了詳細描述，在詳述本發明實施例時，為 了便于說明，表示器件結構的剖面圖會不依一般比例作局部放大，不應以此 作為對本發明的限定，此外，在實際的制作中，應包含長度、寬度及深度的 三維空間尺寸。
在器件制作過程中，尤其在45nm以下的器件制作過程中，需嚴格控制制 作中的熱預算，即盡量減小工藝制作過程中加熱的溫度和時間。但對于用于 激活柵極雜質的熱退火工藝，如果降低其加熱溫度或時間，將會導致雜質的 活化率降低，這對器件性能極為不利。原因在于當晶體管處在導通狀態時， 在柵極里會形成耗盡層，該耗盡層和柵極氧化膜厚度之間是疊加關系，所以 從電性能角度觀察到的柵極氧化層有效厚度tef柵極氧化層厚度W+耗盡層厚 度tdep，柵極耗盡層的出現會使柵極氧化層的有效厚度增加，導致晶體管的導 通電流減少。這一因柵極耗盡化導致的晶體管性能的退化，會隨著多晶硅柵 極內雜質的活性化率降低而變得更加嚴重，如果為了追求低的熱預算而單純
地降低柵極雜質激活的溫度，則會引起柵極耗盡化嚴重并導致晶體管驅動能
力惡化，尤其對于原本就比NMOS晶體管驅動能力弱的PMOS晶體管而言， 這一后果的嚴重性不可小視。
要在確保柵極雜質的活化率的前提下降低其退火溫度， 一種可行的方法 是降低柵極的高度，尤其對于PMOS晶體管，其柵極高度的降低可以有效改 進其雜質的活化特性，實現在較低的退火溫度下達到較高的活化率。而對于 NMOS晶體管，雖然降低其柵極高度也可以改進其雜質的活化特性，但與 PMOS晶體管相比，其的改進程度相當有限。同時注意到柵極高度對晶體管 上的應力層所能加至溝道內的應力大小也有影響，柵極高度越高，其上應力 層所能引入器件溝道內的應力越大。如果將NMOS和PMOS的柵極高度降低， 其上應力層能夠對器件溝道內引入的應力也會降低。
綜合考慮熱預算要求、器件性能和引入應力的情況后，本發明提出了一 種新的半導體器件，該器件包括襯底，且該襯底上至少包含一個NMOS晶體 管和一個PMOS晶體管，其中，該PMOS晶體管的柵極高度低于NMOS晶體 管的柵極高度。這一PMOS晶體管的柵極高的降低，使得在激活雜質時矛盾 較為突出的PMOS柵極耗盡的問題可以得到明顯改善，即使在較低溫度下進 行退火處理，也能確保PMOS和NMOS晶體管的雜質活化率滿足要求，在保 證器件性能的情況下，降低了器件制作中的熱預算。其中，NMOS晶體管和 PMOS晶體管的柵極高度差的最優值可以設置在100至500 A之間。
此外，本發明半導體器件中的NMOS晶體管和PMOS晶體管上還覆蓋了 一層具有張應力的應力層，該應力層的最優選擇是氮化硅層或氮氧化硅層， 通過對其生長條件進行調整，可以得到具有張應力的薄膜層。器件上生長的 具有張應力的薄膜層，在溝道內引入的張應力，可以有效提高電子遷移率， 進而改善NMOS器件的性能。對于PMOS器件，該張應力會導致其溝道內的 空穴遷移率下降，使其性能衰退。但是，因為本發明中降低了 PMOS晶體管 的柵極高度，減小了其上應力層在其溝道內引入的應力，可以實現在有效提 高NMOS晶體管性能的同時，減輕PMOS晶體管性能的衰退程度，進而實現 器件整體性能的提高。
下面首先介紹如果利用現有器件制作:技術制作具有高度不同的柵極的半 導體器件會出現的問題。圖2A至2C為制作本發明的半導體器件的器件剖面
示意圖，下面結合圖2A至2C,對其進行詳細介紹。
圖2A為形成高度不同的柵極后的器件剖面示意圖，利用傳統方法形成柵 極后，利用光刻膠掩膜，將NMOS晶體管保護起來，只露出PMOS晶體管的 柵極，然后對其進行干法刻蝕，形成較低的柵極201 (PMOS晶體管的柵極)， 如圖2A所示。但是，利用這種方法制作高度不同的柵極成品率較低，原因在 于， 一方面，由于只能露出PMOS晶體管的柵極，該步光刻的套刻難度較大， 成品率較低；另一方面，由于沒有刻蝕停止層，僅靠刻蝕時間確定PMOS柵 極的高度，制成的PMOS柵極高度的重復性不高。
圖2B為沉積柵極側壁介質層106后的器件剖面示意圖，圖2C為形成柵 極側壁層后的器件剖面示意圖，如圖2C所示，采用傳統工藝方法制作不同高 度的半導體器件還存在一個問題由于柵極高度不同，其在刻蝕形成柵極側 壁層時，在側壁處留下的介質層106的厚度也就不同，低柵極的側壁層較薄， 而器件源/漏極的雜質注入是以柵極及其側壁層為掩膜進行的，這一側壁層厚 度的不同必然會導致其源/漏摻雜區的距離不同，如圖中202和203所示，也 就是說，會出現不同器件的溝道長度不一致的情況，結果導致器件的性能隨 之發生變化。
為克服上述問題，本發明的半導體器件制作方法的第一實施例提出了一 種利用大馬士革方法制作具有不同高度的柵極的半導體器件的方法。圖3A至 3G為說明本發明半導體器件制作方法的第一實施例的器件剖面示意圖，圖4 為說明本發明半導體器件制作方法的第一實施例的流程圖，下面結合圖3A至 3G和圖4詳細介紹本發明的第一實施例的制作方法。
圖3A為光刻形成柵極孔后的器件剖面示意圖，如圖3A所示，首先，提 供襯底(S401 ),且在該襯底101上形成了用于隔離不同器件的淺溝槽隔離結 構102 (STI)，接著，在該襯底上生長一層柵氧化層301 (S402),該柵氧化 層通常是由熱氧化法形成，其厚度只在幾個nm之內。再在該柵氧化層上利用 化學或物理氣相沉積的方法沉積第一介質層302 (S403),該層在后面會用于 形成柵極側壁層，為更好地保護側壁，其生長材料可以選擇氮化硅層或氮氧 化硅層，其厚度與較低的柵極的高度大致相同，通常可以設置在500至1500A 之間，如為800 A或1000A。再接著，在該第一介質層302上生長第二介質 層303 (S404),該第二介質層303通常也是利用化學或物理氣相沉積的方法沉積，該層材料的選取最好能滿足其去除速率與其下層的第一介質層302不同，如，可以是氧化硅或組份含量不同于第一介質層302的氮氧化硅材料。 該第二介質層303可以用于調節NMOS晶體管和PMOS晶體管間的柵極高度 差，其厚度通常可以由設定的兩類晶體管的柵極之間的高度差確定。該兩類 晶體管的柵極之間的高度差的最優值在100至500 A之間，如200A、 300A 或400A,在該取值范圍內，由其確定的柵極高度差既可以實現在較低的激活 溫度下達到較高的雜質活化率，又可以有效緩解張應力薄膜對PMOS溝道內 的空穴載流子的影響。因第二介質層與柵極材料的刻蝕速率可能不同，在確 定第二介質層303的厚度時，除了要考慮設定的柵極高度差，還要考慮到第 二介質層與柵極材料之間的刻蝕速率差。通常第二介質層的厚度不能太大， 如果太大，會導致刻蝕形成的柵極孔變形，通常需將其厚度控制在100至800 A之間，如為500 A。
形成第二介質層303后，對該襯底進行光刻以形成柵極孔圖形(S405 ), 其中未被光刻膠304保護的區域對應為要形成柵極孔的區域。
圖3B為形成柵極孔后的器件剖面示意圖，如圖3B所示，以光刻膠304 為掩膜，刻蝕第二介質層303和第一介質層302形成柵極孔310-1和310-2 (S406)。本步刻蝕工藝可以利用干法刻蝕或濕法腐蝕工藝實現，其具體實現 的工藝條件為本領域普通4支術人員所熟知，在此不再贅述。
圖3C為沉積柵極材料后的器件剖面示意圖，如圖3C所示，本實施例中， 沉積了 一層多晶硅層305作為柵極材料填充柵極孔(S407 )，由于柵極孔的存 在，襯底表面的多晶硅層呈現出凹凸不平的狀態，需對其進行平坦化處理。
圖3D為平坦化并去除第二介質層上的多晶硅后的器件剖面示意圖，如圖 3D所示，在平坦化并去除第二介質層303上的多晶硅后(S408)之后，只在 柵極孔內還填充有多晶硅305,該柵極孔內的多晶硅構成了 NMOS的多晶硅 柵極320-1和PMOS的多晶珪柵極320-2。此時，兩種器件的柵極高度還是一 致的。
圖3E為形成高、低柵極后的器件剖面示意圖，如圖3E所示，先利用光 刻方法在襯底上定義出NMOS晶體管區和PMOS晶體管區，其中，光刻膠306 保護的是NMOS晶體管區，曝露的是PMOS晶體管區，然后，以光刻膠306 為掩膠，對曝露的PMOS晶體管區內的第二介質層303和多晶硅柵極320-2
進行刻蝕(S409),因為第二介質層303和其下的第一介質層302分別采用了 去除速率明顯不同的材料，如氧化硅和氮化硅，所以，當刻蝕接觸到下層的 第一介質層302時，可以利用其刻蝕速率差輕易檢測到刻蝕終點，確保了刻 蝕深度的準確性較高。注意到，雖然示意圖中所示的是第二介質層303與多 晶硅柵極320-2的刻蝕后高度一致，但實際上也可能因第二介質層材料與多晶 硅的刻蝕速率不同，而出現刻蝕后二者高度不一致的情況，此時，只要在設 計第二介質層高度時綜合考慮二者間的刻蝕速率差和NMOS、 PMOS器件的 柵極高度差，同樣可以保證刻蝕后的多晶硅柵極320-2的高度準確達到設計 值。
圖3F為去除第二介質層后的器件剖面示意圖，去除光刻膠后，需將表面 留下的第二介質層去除(S410)。 本實施例中，第二介質層303采用了與第 一介質層302不同的材料， 一則，可以確保前面刻蝕PMOS器件的柵極時可 以準確獲得刻蝕終點，二則，可以確保本步去除第二介質層的步驟不會損傷 PMOS器件區域已曝露的第一介質層302。因此，由于第二介質層303所用的 材料與第一介質層302、多晶硅柵極均不同，本步去除第二介質層303可以通 過選用只對第二介質層材料腐蝕速率較快的腐蝕液(或刻蝕氣體)進行濕法 腐蝕(或干法刻蝕)而實現，以確保該步去除工藝不會損傷器件的其他結構。 假設選用的是氧化硅形成第二介質層，氮化硅形成第一介質層，則在本步中， 可以選用HF腐蝕液去除第二介質層，而對第一介質層和多晶硅柵極影響不 大。如圖3F所示，去除第二介質層后，NMOS和PMOS晶體管的柵極(320-1、 320-2)高度雖然不同了，但其旁邊的第一介質層302的高度卻仍保持一致。
圖3G為形成柵極側壁層后的器件剖面示意圖。形成高度不同的柵極后， 對第一介質層進行刻蝕，以形成柵極側壁層(S411)。如圖3G所示，由于兩 種器件的第一介質層302的高度仍保持一致，其在刻蝕后形成的形貌(厚度) 也一致，即，以棚-極及其側壁層為掩膜進行雜質注入形成的器件源/漏極的距 離相同，不會影響到器件性能的一致性。
形成高度不同的柵極結構后，可以在其上生長一層具有張應力的應力層。 由于此時，PMOS晶體管的柵極低于NMOS晶體管的柵極，該具有張應力的 應力層在明顯提高NMOS晶體管性能的同時，不會對PMOS晶體管造成明顯 影響，提高了器件的整體性能。可以形成應力層的有很多，如各種介質層，
僅在電接觸處形成的金屬硅化物層等。本實施例中，該層應力層為利用化學 氣相沉積方法制成的氮化硅或氮氧化硅材料，通過對其沉積條件進行調整， 可以令其具有張應力，該種沉積條件的調整為本領域的普通技術人員所熟知，
在此不再贅述。
本實施例中，在S409步驟中，要求第二介質層的去除速率與第一介質層 明顯不同，而與多晶硅柵極最好相差不多；而在S410步驟中，則要求第二介 質層的去除速率要與第 一介質層和多晶硅柵極均有明顯差別，這就要求在兩 步工藝中，選取的刻蝕氣體、刻蝕條件或腐蝕液、腐蝕條件各不相同，這增 加了其工藝條件實現的難度，雖然本領域的普通技術人員通過實驗可以得到 滿足要求的工藝條件，但其在第一介質層和第二介質層材料選取的自由度方 面也有了較嚴格的限制，如氮氧化硅材料的可選用的組份含量就較為有限。 另外，在S409步驟中多晶硅的去除速率與第二介質層相差較多的可能性也較 大，如，不易通過刻蝕工藝條件的調整實現氧化硅與多晶硅的刻蝕速率完全 相同，而這會導致要實現設定的多晶硅柵極之間的高度差，需要的第二介質 層的厚度較大，而這會導致刻蝕形成的柵極孔形狀較差。
為解決上述問題，可以在第一介質層和第二介質層之間加入一停止層。
本發明的第二實施例就是采用了加入停止層的結構。圖5A至5G為說明本發 明半導體器件制作方法的第二實施例的器件剖面示意圖，下面結合圖5A至
5G詳細說明本發明的第二實施例。
圖5A為光刻形成柵極孔后的器件剖面示意圖，如圖5A所示，首先，提 供襯底，且在該襯底101上形成了用于隔離不同器件的淺溝槽隔離結構102 (STI),接著，在該襯底上生長一層柵氧化層301。再在該柵氧化層上利用化 學氣相沉積的方法沉積第一介質層302,該層可以是氮化硅層或氮氧化硅層， 其厚度與較低的柵極的高度大致相同，通常可以設置在500至1500A之間，
如為600A。再接著，在第一介質層上生長停止層501，在停止層501上再生 長第二介質層303。其中，停止層501選用的是與第一介質層302和第二介質 層303均不相同的材料，如，第一介質層選用氮化硅層，停止層選用氧化硅 層，第二介質層再選用氮化硅層；另外，也可以將這三層設置為包括氧化硅 和氮化硅在內的組份各不相同的氮氧化硅層。加入停止層501后，第二介質 層303的材料選取可以更為靈活。通常將停止層厚度設置在100至300A之間，
以達到較好的工藝效果，其過薄，可能不能有效停止對形成低柵極時的刻蝕， 過厚，則對刻蝕形成柵極孔和去除該停止層時的工藝效果不利。該停止層的 引入還改善了因第二介質層與多晶硅層去除速率相差較多而過多加厚第二介 質層的情況。本實施例中，第二介質層材料的選取更靈活，易實現其與柵極 材料的刻蝕速率相當的情況，此時，該第二介質層303的厚度可以與設定的
NMOS晶體管和PMOS晶體管間的柵極高度差基本相當，如可以將第二介質 層303的厚度設置在100至500 A之間，如200A、 300A或400A。
形成上述薄膜后，對該襯底進行光刻以形成柵極孔圖形，其中未被光刻 膠304保護的區域為要形成柵極孔的區域。
圖5B為形成柵極孔后的器件剖面示意圖，如圖5B所示，以光刻圖形為 掩膜，刻蝕第二介質層303、停止層501和第一介質層302形成柵極孔310-1 和310-2。本步刻蝕工藝可以利用干法刻蝕或濕法腐蝕工藝實現。
圖5C為沉積柵極材料后的器件剖面示意圖，如圖5C所示，沉積一層多 晶硅層305作為柵極材料填充柵極孔，由于柵極孔的存在，襯底表面的多晶 硅層呈現出凹凸不平的狀態，需對其進行平坦化處理。
圖5D為平坦化并去除第二介質層上的多晶硅后的器件剖面示意圖，如圖 5D所示，在平坦化并去除第二介質層303上的多晶硅后之后，只在柵極孔內 還填充有多晶硅305,該柵極孔內的多晶硅構成了 NMOS的多晶硅柵極320-1 和PMOS的多晶硅柵極320-2。此時，兩種器件的柵極高度還是一致的。
圖5E為形成高、低柵極后的器件剖面示意圖，如圖5E所示，先利用光 刻方法在襯底上定義出NMOS晶體管區和PMOS晶體管區，其中，光刻膠306 保護的是NMOS晶體管區，曝露的是PMOS晶體管區，然后，以光刻膠306 為掩膠，對曝露的PMOS晶體管區內的第二介質層303和多晶硅柵極320-2 進行刻蝕。當刻蝕到達停止層501界面時，因刻蝕速率(腐蝕速率)發生突 然變化，可以輕易檢測到刻燭終點，確保了刻蝕停止于停止層501上。由于 加入了停止層，對第二介質層的材料選擇可以較為靈活，如可以選擇與第一 介質層相同的材料，這樣，在本步刻蝕中，更易實現第二介質層與多晶硅柵 極的刻蝕速率基本相同，利用第二介質層303的厚度調節不同器件的柵極高 度差更為簡單方便。本步刻蝕后，PMOS器件的柵極320-2高度小于了 NMOS 器件的柵極320-1高度。
圖5F為去除停止層后的器件剖面示意圖，去除光刻膠后，先將表面留下
的第二介質層去除。因第二介質層與停止層和多晶珪柵極的材料均不相同， 本實施例中，可以采用不同的腐蝕液，利用選擇性濕法腐蝕的方法將第二介
質層中的第二介質層303去除，如，當第二介質層選用的是氮化硅層停止層 選用的是氧化硅時，可用熱磷酸將第二介質層去除，而不會損傷到停止層和 多晶硅柵極。同理，在去除第二介質層后，可以選用不會影響第一介質層302 和多晶硅柵極的腐蝕液將停止層501去除，如，可以選用HF酸溶液將停止層 Si02去除，而對由氮化硅形成的第一介質層和由多晶硅柵極影響不大。如圖 5F所示，去除第二介質層后，NMOS和PMOS晶體管的柵極(320-1、 320-2) 高度雖然不同了 ，但其旁邊的第一介質層302的高度卻仍能保持一致。
圖5G為形成柵極側壁層后的器件剖面示意圖。形成高度不同的柵極后， 對第一介質層進行刻蝕，以形成柵極側壁層。如圖5G所示，由于兩種器件的 第一介質層302的高度仍保持一致，其在刻蝕后形成的厚度也可以一致，這 確保了形成的器件源/漏極的距離相同，也就確保了器件性能的一致性。
形成高度不同的柵極結構后，可以在其上生長一層具有張應力的應力層。 由于此時，PMOS器件的柵極低于NMOS器件的柵極，該具有張應力的應力 層在明顯提高NMOS器件性能的同時，不會對PMOS器件造成明顯影響，提 高了器件的整體性能。
本發明雖然以較佳實施例公開如上，但其并不是用來限定本發明，任何 本領域技術人員在不脫離本發明的精神和范圍內，都可以做出可能的變動和 修改，因此本發明的保護范圍應當以本發明權利要求所界定的范圍為準。
權利要求
1、一種半導體器件，包括襯底，且所述襯底上至少包含一個NMOS晶體管和一個PMOS晶體管，其特征在于所述PMOS晶體管的柵極高度低于所述NMOS晶體管的柵極高度。
2、 如權利要求1所述的半導體器件，其特征在于所述NMOS晶體管和 PMOS晶體管上還具有一層應力層，且所述應力層具有張應力。
3、 如權利要求2所述的半導體器件，其特征在于所述應力層為氮化硅 層或氮氧化-圭層。
4、 如權利要求1所述的半導體器件，其特征在于所述NMOS晶體管和 PMOS晶體管的柵極高度差在100至500 A之間。
5、 一種半導體器件的制作方法，包括步驟 提供襯底；在所述襯底上形成^3"氧化層；在所述柵氧化層上形成第一介質層；在所述第一介質層上形成第二介質層；刻蝕所述第二介質層和第一介質層，以形成柵極孔；沉積多晶硅層；平坦化所述多晶硅層；刻蝕所述多晶硅層，在所述柵極孔內形成柵極；利用光刻方法在所述襯底上定義出NMOS晶體管區和PMOS晶體管區； 刻蝕所述PMOS晶體管區，形成低柵極； 去除所述第二介質層； 刻蝕所述第一介質層，形成柵極側壁層。
6、 如權利要求5所述的制作方法，其特征在于形成柵極側壁層后，還 在所述襯底上形成具有張應力的應力層。
7、 如權利要求5所述的制作方法，其特征在于所述第二介質層的厚度 由設定的NMOS晶體管和PMOS晶體管之間的柵極高度差以及第二介質層與 柵極材料之間的刻蝕速率差確定。
8、 如權利要求5所述的制作方法，其特征在于所述第二介質層的厚度 在100至800A之間。
9、 如權利要求5所述的制作方法，其特征在于所述第一介質層為氮化硅層或氮氧化硅層。
10、 如權利要求5所述的制作方法，其特征在于所述第二介質層為氧 化硅層或組份含量不同于所述第一介質層的氮氧化硅層。
11、 一種半導體器件的制作方法，包括步驟 提供襯底；在所述襯底上形成柵氧化層； 在所述柵氧化層上形成第一介質層； 在所述第一介質層上形成停止層； 在所述停止層上形成第二介質層；刻蝕所述停止層、第二介質層和第一介質層，形成柵極孔；在所述襯底上沉積多晶硅層；平坦化所述多晶硅層；刻蝕所述多晶硅層，在所述柵極孔內形成柵極；利用光刻方法在所述襯底上定義出NMOS晶體管區和PMOS晶體管區； 刻蝕所述PMOS晶體管區，形成低4冊才及； 去除所述停止層和第二介質層； 刻蝕所述第一介質層，形成柵極側壁層。
12、 如權利要求11所述的制作方法，其特征在于形成柵極側壁層后， 還在所述襯底上形成具有張應力的應力層。
13、 如權利要求ll所述的制作方法，其特征在于所述停止層為氧化硅 層，所述第一和第二介質層為氮化硅或氮氧化硅層。
14、 如權利要求11所述的制作方法，其特征在于所述第二介質層的厚 度由設定的NMOS晶體管和PMOS晶體管的柵極高度差確定。
15、 如權利要求11所述的制作方法，其特征在于所述停止層的厚度在 100至300 A之間，所述第二介質層的厚度在100至500 A之間。
全文摘要
本發明公開了一種半導體器件及其制作方法，該器件包括襯底，且所述襯底上至少包含NMOS晶體管和PMOS晶體管，其中，所述PMOS晶體管的柵極高度低于所述NMOS晶體管的柵極高度。本發明的半導體器件可以在不影響器件性能的情況下，減小工藝制作的熱預算，尤其對于45nm以下的半導體器件，可以有效提高器件的整體性能。本發明的該種半導體器件的制作方法，利用大馬士革方法，形成了具有不同高度的柵極，該方法實現簡單，對生產周期沒有大的影響。
文檔編號H01L27/085GK101202285SQ200610147278
公開日2008年6月18日 申請日期2006年12月11日 優先權日2006年12月11日
發明者張海洋, 陳海華, 馬擎天, 怡 黃 申請人:中芯國際集成電路制造(上海)有限公司