專利名稱：開口的填充方法及半導體器件的連接結構的制作方法
技術領域：
本發明涉及半導體制造技術領域，特別涉及一種開口的填充方法及一種 半導體器件的連接結構。
背景技術：
半導體器件是在硅半導體襯底上形成高濃度P型及高濃度N型摻雜區，并 利用這些P型及N型摻雜區作為器件的基本要素，將其以特定結構連接成所要 的電路。因此，為了形成一半導體電路，至少必須對一層導電材料，例如金 屬或者高摻雜濃度的多晶硅進行沉積及構圖的步驟，以在半導體襯底的不同 區域間形成接觸或內連線。例如，在典型的半導體制造過程中，首先在半導 體襯底上覆蓋一絕緣層，接著在絕緣層上構圖并蝕刻，形成接觸窗(開口)，然 后沉積導電材料，并用以限定形成接觸插塞及內連線的接點。所述的導電材 料為金屬材料或者摻雜多晶硅等。
在絕緣層開口內形成多晶硅的方法通常采用化學氣相沉積的方法，例如 申請號為CN00133189.2的專利申請文件中提供的動態隨即存取存儲器的制作 方法，在硅半導體襯底上形成柵晶體管之后，在半導體基板上沉積絕緣層， 并在絕緣介電層上形成接觸窗開口 ，隨后利用化學氣相沉積的方法在接觸窗 開口內沉積多晶硅層，形成如圖l所示的結構，如圖1中所示，IO為硅半導體 基板，之后，在硅半導體基板10上形成柵晶體管，圖l中，20A和20B分別為柵 晶體管的源極和漏極，14為柵晶體管的柵氧化層，22為柵晶體管的間隙壁， 24A以及24B為形成于硅半導體襯底內的N+源極和漏極，30a為第一介質層， 位于硅半導體襯底10上，32a為氮化硅層，位于第一介質層30a上，氮化硅層32a 上還形成有第二介質層34a， 40為刻蝕第二介質層34a，氮化硅層32a以及第一
4介質層30a形成的接觸窗開口 ， 42為采用化學氣相沉積工藝在接觸窗開口40內 形成的多晶硅層，所述多晶硅層40與形成于半導體襯底內的N+源極24A相連 接。隨后，如圖2所示，去除位于第二介質層34a上的多晶硅層，即可在接觸 窗開口 40內形成接觸窗插塞42a。
在采用化學氣相沉積工藝在接觸窗開口 40內沉積多晶硅層的工藝中，如 果接觸窗開口40的深/寬比較大，例如在深/寬比大于2.0時，最終形成的接觸窗 插塞42a的多晶硅內會產生縫隙，這些縫隙的存在會影響半導體器件性能的電 連接性能以及可靠性。

發明內容
有鑒于此，本發明解決的技術問題是提供一種填充開口的方法，避免現 有技術在開口內形成的多晶硅層內含有縫隙的缺陷。
本發明還提供一種半導體器件的連接結構，提高連接結構的電連接性能。
本發明提供一種開口的填充方法，提供第一開口，所述第一開口位于介 電層內并暴露出位于介電層下的半導體襯底，包括如下步驟在第一開口暴 露出的半導體襯底上生長外延層，形成第二開口；在所述外延層上形成多晶 硅層，填滿第二開口。
所述第一開口的深/寬比大于等于2.0。進一步，所述第一開口的深/寬比 大于等于3.0。
所述第二開口的深/寬比小于2.0,較好的是小于等于1.5。 所述外延層為單晶硅層。
進一步，所述外延層為N型或者P型摻雜的單晶硅層，摻雜離子濃度為 1.0E+15至1.0E+21/cm3。
所述多晶硅層采用化學氣相沉積法形成，為N型或者P型摻雜多晶硅，摻 雜離子濃度為1.0E+15至1.0E+21/cm3。
所述外延層和多晶硅層的摻雜離子類型相同。本發明還提供一種半導體器件的連接結構，具有半導體襯底和位于半導 體襯底上的介電層，所述介電層內具有暴露出半導體襯底的第一開口，第一 開口暴露出的半導體襯底上具有外延層和位于所述外延層上的多晶硅層。
其中，第一開口的深/寬比大于等于2.0,更適用的是第一開口的深/寬比 大于等于3.0的情況。
所述外延層的厚度為第一開口深度的30%至100%。 與現有技術相比，本發明具有以下優點
1、 本發明所述填充開口的方法，首先在半導體襯底上生長外延層，以降 低第一開口的深/寬比，隨后，在外延層上采用常規工藝例如化學氣相沉積法 沉積多晶硅層，填充第二開口，由于第二開口的深/寬比相對于第一開口已經 大大減小，因此，避免現有技術直接在第一開口內采用現有技術沉積多晶硅 層時多晶硅層內部產生裂縫的缺陷。
2、 本發明在半導體村底上生長外延層，所述外延層為摻雜的單晶硅層， 隨后采用化學氣相沉積法在單晶硅層上沉積摻雜多晶硅層，所述摻雜的單晶 硅和多晶硅層作為插塞使用時，導電性能好，而且，外延生長的單晶硅層的 曰曰 格質量好。
3、 本發明提供的半導體器件的連接結構避免現有多晶硅連接結構內形成 空隙的缺陷，提高了連接結構的電連接性能。


圖1至圖2為現有技術在制作半導體存儲電路的工藝中形成多晶硅插塞 工藝的截面結構示意圖3至圖5為本發明實施例1的制作工藝剖面結構示意圖6為本發明實施例1的工藝流程圖。
具體實施例方式
下面結合附圖對本發明的具體實施方式
做詳細的說明。本發明的目的在于提供一種開口的填充方法，首先在第 一開口暴露出的 半導體襯底上生長外延層，形成第二開口，所述第二開口的深/寬比小于第一 開口的深/寬比，隨后在第二開口內沉積多晶硅層，填滿第二開口。由于外延 生長的外延層降低了第一開口的深/寬比，形成第二開口，因此，避免了現有 技術直接在較高深/寬比的第 一開口內襯底多晶硅時在形成的多晶硅層內含有 縫隙的缺陷。
實施例1
本發明提供一種開口的填充方法，參考附圖6所示，包括如下步驟步 驟S101:提供第一開口，所述第一開口位于介電層內并暴露出位于介電層下 的半導體襯底；步驟S102:在第一開口暴露出的半導體襯底生長外延層，形 成第二開口；步驟S103:在所述外延層上形成多晶硅層，填滿第二開口。
本實施例所述的工藝方法適合第 一開口暴露出半導體村底，并且第 一開 口位于介電層內的情況，尤其適用于第一開口的深寬比較大的情況，這是由 于在第一開口的深寬比較大(例如第一開口的深寬比大于等于2.0，尤其是第 一開口的深寬比大于等于3.0)時，采用現有^l支術的工藝方法在第一開口內采 用化學氣相沉積法沉積多晶硅層填充第一開口時，容易使填充的多晶硅層內 產生縫隙，這些縫隙會影響最終形成的半導體器件的電學性能。釆用本實施 例所述的工藝方法，在半導體村底上首先采用外延生長的方法形成單晶硅外 延層，形成第二開口，較好的是，外延生長的單晶硅層的厚度使第二開口的 深寬比小于2.0,較好的是小于等于1.5,隨后采用現有技術在外延生長的單 晶硅層上采用化學氣相沉積法形成多晶硅層，填滿第二開口 。
當然，本實施例所述的工藝方法同樣適合第一開口的深寬比較小(例如 小于3.0)的情況，可根據第一開口的具體深寬比以及現有技術采用化學氣相 沉積工藝在第一開口內沉積多晶硅層的具體條件進行選擇，如果釆用現有技 術的工藝方法直接采用學氣相沉積工藝在第 一開口內沉積多晶硅層，形成的多晶硅層內部并不存在明顯的縫隙缺陷，從簡化工藝的角度考慮，通常直接 采用現有技術，即化學氣相沉積工藝在第一開口內沉積多晶硅層。但第一開 口的深寬比小于3.0時，采用本實施例所述的工藝方法同樣能夠實現在第一開 口內形成多晶硅層的發明目的。
首先，參考附圖3所示，提供第一開口 120，所述第一開口 120位于介電 層110內并暴露出位于介電層IIO下的半導體襯底100。所述第一開口可以是 半導體制作工藝中的溝槽(trench)，還可以是接觸窗(contact),也可以是 接觸孔(via)等。
第一開口 120的形成工藝為本領域技術人員熟知的任何現有技術，在一 個具體實施例中，采用如下工藝提供半導體襯底100,所述半導體襯底100 的材料為硅，包括N型以及P型摻雜硅，還可以是絕緣體上硅，所述絕緣體 上硅的頂層硅為N型以及P型摻雜硅，在半導體襯底100上形成介電層110, 所述介電層110材料為氧化硅或者氮化硅或者氮氧化硅等絕緣材料，所述介 電層110可以是單層絕緣材料形成，還可以是一層以上的絕緣材料堆疊而形 成的，例如一層氧化硅層和一層氮化硅堆疊而成，還可以是氧化硅-氮化硅 -氧化硅的三層堆疊結構。
之后，在介電層110上形成氮化硅層作為腐蝕阻擋層，在腐蝕阻擋層上 形成光刻膠層并曝光、顯影光刻膠層形成光刻膠開口，隨后，以光刻膠為掩 膜，刻蝕腐蝕阻擋層以及介電層110直至暴露出半導體村底100，形成第一開 口 120。所述刻蝕腐蝕阻擋層以及介電層110直至暴露出半導體襯底100的工 藝通常選用干法刻蝕。最后，去除介電層110上的腐蝕阻擋層以及光刻膠層。
本實施例所述第一開口的深/寬比可以在較大范圍內浮動，較好的，本實 施例所述的工藝方法尤其適用于第一開口的深/寬比大于等于3.0的情況。本 實施例中第 一開口的深/寬比指的第 一開口的深度與第 一開口沿半導體器件溝 道長度方向的寬度之比。之后，參考附圖4所示，在第一開口暴露的半導體襯底100上生長外延
層130，所述的外延層130填充部分第一開口 120，形成第二開口 140。第二 開口 140的深度等于第一開口的深度減去外延生長的外延層130的厚度，所 述外延層130的厚度使得第二開口 140的深/寬比小于2.0,較好的是小于等于 1.5。
由于外延層130是在半導體襯底100上外延生長的，因此，可以較好的 控制外延層130的厚度，通過對外延層130厚度的控制，即可達到減小第一 開口 120深度，并控制形成的第二開口 130深度的作用，使形成的第二開口 的深/寬比小于2.0，較好的是小于等于1.5。
本發明外延生長的外延層130可以為摻雜單晶硅，也可以為非摻雜單晶 硅，視半導體器件的具體制作要求而定。在所述外延層130用于在半導體器 件的開口內形成接觸插塞，用于半導體器件之間的電連接時，則必須進行高 濃度的離子摻雜，以降低外延層130的電阻率，提高形成的接觸插塞的電連 接性能。所述外延層130用作接觸插塞時，在外延形成外延層130的工藝過 程中，可進行N型或者P型離子摻雜，例如摻入硼離子、磷離子等摻雜離子， 摻雜離子的濃度范圍為1.0E+15至1.0E+21/cm3。
本發明外延生長外延層130的工藝為現有技術中的任何常規工藝，在本 發明的一個具體實施方式
中，將形成的外延層130用于半導體器件之間的電 連接，采用如下工藝外延生長外延層130，并同時進行N型或者P型離子摻雜。 在本發明的一個實施例中，外延生長摻雜單晶硅層的溫度為700攝氏度至750 攝氏度，在外延生長單晶硅層的反應室內通入硅源氣體和摻雜氣體例如含B或 者含P的氣體。其中，所述的硅源氣體可以是二氯硅烷(DCS),摻雜氣體取決 于摻雜類型，進行N型摻雜時可以采用PH3作為摻雜氣體，進行P型摻雜時則可 以采用B2Hs。
通常情況下，外延層130的厚度根據第一開口 120的深度進行調節，以使得第二開口 140的深/寬比小于2.0,較好的是小于等于1.5。較好的，所述 外延層130的厚度為第一開口深度的30 %至100 % 。
在半導體襯底100上生長的外延層130為N型或者P型摻雜硅，摻雜離子 濃度為1.0E+15至1.0E+21/cm氣所述外延層130的材津牛可以與半導體襯底100 的材料相同，也可以不同，視具體的外延生長工藝以及半導體制作工藝中對 工藝設計的要求而定。
在所述外延層用于在半導體器件的開口內形成接觸插塞，用于半導體器 件之間的電連接時，所述外延層130必須進行摻雜，并且半導體襯底100也 需要進行離子摻雜，而且，外延層130的摻雜離子類型也必須與半導體襯底 100的摻雜類型相同。在半導體村底100為N型〗麥雜時，外延層130也為N 型摻雜，在半導體襯底IOO為P型摻雜時，外延層130也為P型摻雜。
之后，參考附圖5所示，在外延層130上形成多晶硅層150,多晶硅層 150填滿第二開口 140。多晶硅層150的形成工藝可以采用本領于技術人員熟 知的各種工藝，較好的是，釆用化學氣相沉積工藝。
具體實施工藝中，在外延層以及介質層110上采用化學氣相沉積工藝沉 積沉積多晶硅層150,填滿第二開口 140后，釆用化學機械拋光工藝去除介質 層IIO上的多晶硅層150。
多晶硅層150可以進行N型或者P型摻雜，也可以不進行摻雜，視具體 工藝要求而定。而且，多晶硅層150的摻雜狀態應該與外延層130相同。
在所述外延層130以及多晶硅層150用于在半導體器件的開口內形成接 觸插塞，用于半導體器件之間的電連接時，所述外延層130和多晶硅層150 必須進行摻雜，并且外延層130和多晶硅層150的摻雜離子類型與半導體襯 底100的摻雜類型相同。在半導體襯底100為N型摻雜時，外延層130和多 晶硅層150也為N型摻雜，在半導體村底IOO為P型摻雜時，外延層130和 多晶硅層150也為P型摻雜。
10在本發明的一個具體實施方式
中，多晶硅層150與外延層130都用于半
導體器件的電連接，進行高濃度的N型或者P型摻雜，采用等離子化學氣相 沉積工藝沉積多晶硅層150并進行摻雜，多晶硅層150的摻雜離子濃度為 1.0E+15至1.0E+21/cm3。
釆用本實施例所述的方法，首先在半導體襯底上外延生長外延層，以降 低第一開口的深/寬比，隨后，在外延層上采用常規化學氣相沉積工藝沉積多 晶硅層，填充第二開口，由于第二開口的深/寬比相對于第一開口已經大大減 小，因此，在采用常規工藝沉積多晶硅層時，可以提高形成的多晶硅層的質 量，避免現有技術直接在第一開口內直接采用現有技術沉積多晶硅層時多晶 硅層內部產生裂縫的缺陷。而且，由于外延生長的外延層減小了第二開口的 深/寬比，使在外延層上沉積多晶硅層的工藝更加容易控制。
在所述外延層130以及多晶硅層150用于在半導體器件的開口內形成接 觸插塞，用于半導體器件之間的電連接時，可以在外延層130中進行高濃度 摻雜，摻雜離子濃度為1.0E+15至l.OE+21/cm3,使外延層130的電阻率可以 達到0.001ohm/cm以下，提高由外延層和多晶硅層形成的多晶硅插塞的電連接 性能。
實施例2
本實施例提供一種半導體器件的連接結構，如附圖5所示，提供半導體 襯底IOO和位于半導體村底上的介電層110,所述介電層110內具有暴露出半 導體襯底的第一開口，第一開口暴露出的半導體襯底100上具有外延層130 和位于所述外延層上的多晶硅層150。
其中，所述第一開口的深/寬比大于等于2.0，較好的是第一開口的深/寬 比大于等于3.0。
在第 一開口暴露出的半導體襯底上形成的的外延層使第 一開口成為第二 開口，所述第二開口的深/寬比小于2.0，較好的使小于等于1.5。所述外延層的厚度為第一開口深度的30%至100%。
所述半導體襯底100為硅，包括N型以及P型摻雜硅，還可以是絕緣體 上硅，所述絕緣體上硅的頂層硅為N型以及P型摻雜硅。
所述介電層110材料為氧化硅或者氮化硅或者氮氧化硅等絕緣材料，可 以是單層絕緣材料形成，還可以是一層以上的絕緣材料堆疊而形成的，例如 一層氧化硅層和一層氮化硅堆疊而成，還可以是氧化硅-氮化硅_氧化硅的 三層堆疊結構。
所述外延層130為釆用外延生長工藝在半導體村底100上生長的N型或 者P型摻雜的單晶硅，摻雜離子濃度為1.0E+15至1.0E+21/cm3。
所述多晶硅層150為N型或者P型摻雜，摻雜離子濃度為1.0E+15至 1.0E+21/cm3。多晶硅層150的摻雜狀態與外延層130相同。
所述半導體器件的連接結構電連接性能良好，而且外延層的晶格質量好， 外延層和多晶硅層內部都不會形成空隙，避免影響連接結構的電連接性能。
雖然本發明已以較佳實施例披露如上，但本發明并非限定于此。任何本 領域技術人員，在不脫離本發明的精神和范圍內，均可作各種更動與修改， 因此本發明的保護范圍應當以權利要求所限定的范圍為準。
權利要求
1.一種開口的填充方法，提供第一開口，所述第一開口位于介電層內并暴露出位于介電層下的半導體襯底，其特征在于，包括如下步驟在第一開口暴露出的半導體襯底上生長外延層，形成第二開口；在所述外延層上形成多晶硅層，填滿第二開口。
2. 根據權利要求1所述開口的填充方法，其特征在于，所述第一開口的 深/寬比大于等于2.0。
3. 根據權利要求2所述開口的填充方法，其特征在于，所述第一開口的 深/寬比大于等于3.0。
4. 根據權利要求1所述開口的填充方法，其特征在于，所述第二開口的 深/寬比小于2.0。
5. 根據權利要求4所述開口的填充方法，其特征在于，所述第二開口的 深/寬比小于等于1.5。
6. 根據權利要求1至5中任一項所述開口的填充方法，其特征在于，所 述外延層的厚度為第一開口深度的30%至100%。
7. 根據權利要求1所述開口的填充方法，其特征在于，所述外延層為單 晶硅層。
8. 根據權利要求7所述開口的填充方法，其特征在于，所述外延層為N型 或者P型摻雜，摻雜離子濃度為1.0E+15至1.0E+21/cm3。
9. 根據權利要求1所述開口的填充方法，其特征在于，所述多晶硅層為N 型或者P型摻雜多晶硅，摻雜離子濃度為1.0E+15至1.0E+21/cm3。
10. 根據權利要求1所述開口的填充方法，其特征在于，所述半導體襯底、 外延層和多晶硅層的摻雜類型相同。
11. 一種半導體器件的連接結構，具有半導體襯底和位于半導體襯底上的 介電層，所述介電層內具有暴露出半導體村底的第一開口，其特征在于，第 一開口暴露出的半導體襯底上具有外延層和位于所述外延層上的多晶硅層。
12. 根據權利要求11所述的半導體器件的連接結構，其特征在于，所述第一開口的深/寬比大于等于2.0。
13. 根據權利要求12所述開口的填充方法，其特征在于，所述第一開口的 深/寬比大于等于3.0。
14. 根據權利要求11所述的半導體器件的連接結構，其特征在于，所述外 延層的厚度為第一開口深度的30 %至100 % 。
15. 根據權利要求11所述的半導體器件的連接結構，其特征在于，所述外 延層為N型或者P型摻雜，摻雜離子濃度為1.0E+15至1.0E+21/cm3。
16. 根據權利要求11所述的半導體器件的連接結構，其特征在于，所述多 晶硅層為N型或者P型摻雜多晶硅，摻雜離子濃度為1.0E+15至1.0E+21/cm3。
17.根據權利要求ii所述的半導體器件的連接結構，其特征在于，所述半 導體襯底、外延層和多晶硅層的摻雜類型相同。
全文摘要
一種開口的填充方法，提供第一開口，所述第一開口位于介電層內并暴露出位于介電層下的半導體襯底，包括如下步驟在第一開口暴露出的半導體襯底上生長外延層，形成第二開口；在所述外延層上形成多晶硅層，填滿第二開口。所述方法可以避免現有技術在開口內形成的多晶硅層內含有縫隙的缺陷。本發明還提供一種半導體器件的連接結構。
文檔編號H01L21/768GK101295668SQ20071004025
公開日2008年10月29日 申請日期2007年4月24日 優先權日2007年4月24日
發明者張復雄, 虞肖鵬 申請人:中芯國際集成電路制造(上海)有限公司