專利名稱：電阻器結構及其形成方法
技術領域：
本發明涉及集成電路設計，特別涉及一種堆疊的電阻器結構，其適用于 集成電路。
背景技術：
一集成電路常包含許多電阻器。例如， 一模擬至數字變換器(analog-to-digital converter; ADC)可包含許多群組的電阻器，以分開電壓。 在理想的情況下，這些電阻器群組的電阻值應該相稱，以均等地分開電壓。 傳統上，上述電阻器的制造是通過形成一些硅化物或非硅化物的多晶硅層于 一硅晶片上；也可通過在晶片的半導體基底上形成N型或P型摻雜區，來制 造上述電阻器。上述傳統電阻器的缺點之一是其需要大的表面積。例如，對于使用于一 8位的模擬至數字變換器內的一參考電壓電阻器梯形電路(reference voltage resistor-ladder)而言，形成于片電阻為10 ohm/sq的一多晶硅化物層上的電阻 器需要約30ni^的面積，來提供lohm的電阻；在另一例中，形成于片電阻 為40 mohm/sq的一金屬層上的電阻器需要約625pm2的面積，來提供1 ohm 的電阻。另外，傳統的電阻器具有相對較差的電阻值相稱 一 致性 (resistance-matching uniformity),當電阻器作為模擬至數字的變換器中的分壓 器時，會造成電壓不均。發明內容有鑒于此，本發明提供一種電阻器結構及其形成方法，以解決上述公知 技術中所遭遇的問題。本發明提供一種電阻器結構，適用于一集成電路，包含 一第一組的接 點、與一第二組的插塞。上述第一組的接點連接于一半導體層與一第一導體層之間。上述第二組的插塞連接于該第一導體層與一第二導體層之間。上述 第一組的接點與上述第二組的插塞耦合在一起，作為一第一電阻器部分，其 對上述集成電路提供一既定電阻。本發明又提供一種電阻器結構的形成方法，適用于一集成電路。首先建 構一第一組的接點，連接于一半導體層與一第一導體層之間。而后，建構一 第二組的插塞，連接于上述第一導體層與一第二導體層之間。上述第一組的 接點與上述第二組的插塞耦合在一起，作為一第一電阻器部分，其對上述集 成電路提供一既定電阻。本發明又提供一種電阻器結構，適用于一集成電路，包含 一第一組的 接點、 一第二組的插塞、 一第三組的接點、 一第四組的插塞、與一導體圖形。 上述第一組的接點連接于一半導體層與一第一導體層之間。上述第二組的插 塞連接于上述第一導體層與一第二導體層之間，其中上述第一組的接點與上 述第二組的插塞耦合在一起，作為一第一電阻器部分，其對上述集成電路提 供一既定電阻。上述第三組的接點連接于上述半導體層與上述第一導體層之 間。上述第四組的插塞連接于上述第一導體層與上述第二導體層之間，其中 上述第三組的接點與上述第四組的插塞耦合在一起，作為與上述第一電阻器 部分鄰近的一第二電阻器部分。上述導體圖形與該第一與第二電阻器部分串 連。


)圖l為一俯視圖，顯示傳統的多晶硅化物電阻器。圖2為一俯視圖，顯示傳統的金屬電阻器。圖3為一剖面圖，顯示本發明一實施例的一電阻器結構。圖4為一剖面圖，顯示本發明另一實施例的一電阻器結構。圖5為一示意圖，顯示本發明一實施例的6X6電阻器陣列的面積效能。圖6為一示意圖，顯示本發明一實施例的4X4電阻器陣列的面積效能。其中，附圖標記說明如下A 插塞 B 接點Ml 導體層 M2 導體層M3 導體層 M4 導體層Node-l 節點 Node-3 節點 Node-5 節點 100~電阻器Node-2 節點Node-4 節點Poly 多晶硅層200~電阻器302 導體圖形402~導體圖形300 堆疊的電阻器結構400 電阻器結構500-電阻器陣列600 電阻器陣列具體實施方式
為讓本發明的上述和其它目的、特征、和優點能更明顯易懂，下文特舉出優選實施例，并配合所附附圖，作詳細說明如下圖1顯示一多晶硅化物電阻器100的俯視圖，其占用相對較大的布局面 積。在一傳統的模擬至數字的變換器中， 一參考電壓電阻器梯形電路需要夠廣的實際尺寸(physical dimension),以將因工藝變動所造成的電阻值變異降 至最小，其允許大電流流經上述電阻器梯形電路，由此將切換噪聲(switching noise)降至最小。多晶硅化物層的片電阻應該約10ohms/sq，電阻器100需要 15pm的寬度與1.5pm的長度以提供1 ohm的電阻。將臨界空間的需求列入 考慮，電阻器100的長度最小需要2pm。因此，電阻器100需要一最小的面 積為30[im2 (2|imX 15fxm)，以提供1 ohm的電阻。圖2顯示一金屬電阻器200的俯視圖，其也占用相對較大的布局面積。 金屬層的片電阻應該約40 mohms/sq，電阻器200需要5pm的寬度與125iim 的長度(已考慮所需的臨界空間)以提供l ohm的電阻。因此，電阻器200需 要一最小的面積為625(im2 (5fmiX 125|im)，以提供1 ohm的電阻。隨著半導體工藝技術的進步，在一集成電路內的電子裝置變得愈來愈 小。因此，傳統的電阻器便顯得太大，而無法使用于新世代的集成電路中。本發明揭示一堆疊的電阻器結構，其由一些導體插塞與接點所建構而 成。上述堆疊的電阻器結構可包含多個導體層與一半導體層，其為絕緣材料 所隔離。上述導體插塞形成于上述導體層之間，而上述接點則形成于最下層 的導電層與上述半導體層之間。每個縱列的接點/插塞與導體層/半導體層定 義為一電阻器部分。隨著半導體工藝技術的進步，上述插塞與接點的尺寸變得愈來愈小，因此使其電阻增加。例如，以0.13pm世代的工藝技術所制得 的接點或插塞的電阻約為1 ohm;而以90nm科技制得的，其電阻約為16 ohms。隨著工藝的發展進入lTMiM的工藝，上述接點或插塞的電阻變成36 ohms。由于這些插塞與接點的尺寸小，可作為例如90nm的工藝技術或更先 進的世代所制造的集成電路的電阻器。圖3繪示一堆疊的電阻器結構300的剖面圖，其包含多個導體插塞A與 接點B。在此處，導體插塞置于垂直相鄰的任兩層導體層例如Ml、 M2、 M3、 與M4之間，為被導體材料填充的通路(via)。接點為被導體材料填充的通路， 其置于下層的多晶硅層poly(例如為摻雜的半導體區或硅化物層)與和其垂直 相鄰的導體層例如M1之間。導體層M1、 M2、 M3、與M4由介電常數小于 3.0的絕緣材料所隔離，以減少導體對象之間的寄生電容。 一些摻雜不純物 的半導體層及/或導體硅化物層形成于最下層的導電層Ml的下方。每個縱列 的接點/插塞與導體層/半導體層定義為一電阻器部分。例如每個縱列的摻雜 半導體層、接點B、導體層M1、 M2、 M3、與M4、和置于上述之間的插塞 定義為一電阻器部分。一些導體圖形302置于兩個水平相鄰的導體層(例如為 M4)及/或多晶硅層poly之間，以串聯相鄰的電阻器部分。電阻器的節點 Node-l、 Node-2、 Node-3、 Node-4、 Node-5形成于最上層的導體層例如M4 上。如前所述，當上述插塞與接點的制造是通過90nm世代或更小的半導體 工藝技術時，其特別適合作為電阻器。在本實施例中，插塞的尺寸為 0.01 0.3pm、接點的尺寸為0.01 0.3pm， 二者的尺寸均較好為0.01~0.1|im， 以獲得優選的電阻性能。兩個相鄰的插塞的間隔為0.015~2.0pm。接點與插 塞的長度是由中間的介電層的厚度所決定，為0.1 2.0prn。如此小的尺寸可 使插塞與接點提供足夠的電阻值，所以能夠成為電阻器。堆疊的電阻器結構 300的插塞與接點的材質可為任何導體材料例如鎢、鋁、銅、硅化物、或任 何金屬合金。在圖3中，所有的電阻器部分串聯在一起而成為一電阻器模塊。可將一 些電阻器部分以并聯耦接在一起而形成一電阻器陣列。在一實施例中，這些 并聯的電阻器部分可作為一模擬至數字的變換器中的分壓器。使電阻器部分 作為分壓器的一個重要的條件是其電阻值必須均勻，而可將電壓平均，而均等地分開電壓。 一致化的改善是與(NXM/'成正比，其中N是每個導體層中 的接點或插塞的數量，M是堆疊層數。在一實際的應用中，NXM的設計數 字可超過1000，而使其在電阻一致性方面產生重大的改善。因此，本發明的 堆疊的電阻器結構300，特別適用于模擬至數字的變換器中的分壓器。圖4顯示一電阻器結構400的剖面圖，其在多個導體層內具有一些插塞， 其導體層形成一堆疊結構，且為介電常數小于3.0的的絕緣材料所隔開。上 述導體層包含M1、 M2、 M3、與M4。金屬插塞A置于垂直相鄰的導體層之 間。每個縱列的接點與導體層定義為一電阻器部分。例如每個縱列的導體層 Ml、 M2、 M3、與M4、和置于上述之間的插塞定義為一電阻器部分。 一些 導體圖形402置于兩個水平相鄰的導體層(例如為Ml及/或M4)之間，以串 聯相鄰的電阻器部分。電阻器的節點Node-l、 Node-2、 Node-3、 Node-4、 Node-5形成于最上層的導體層例如M4上。與圖3所示的堆疊的電阻器結構300相似，在電阻器結構400內的一些 電阻器部分以并聯耦接在一起而形成一電阻器陣列。這些并聯的電阻器部分 可作為一模擬至數字的變換器中的分壓器。插塞A在尺寸與材質方面，也與 圖3所示的插塞相似。電阻器結構400與圖3所示的堆疊的電阻器結構300的相異處在于，其 不含接點與摻雜的半導體層。請注意雖然本圖繪示四個導體層，但是視各種 設計需求而定，電阻器結構400的導體層層數可多或少于4。圖5為一示意圖，顯示本發明一實施例的6X6電阻器陣列的面積效能。 電阻器陣列500含有36個電阻器部分，平行排列于2.44^m^(1.56^imX1.56^im) 的面積內。如果以五個介電層、 一摻雜半導體層、插塞、與接點來形成上述 每個電阻器部分，其可設計成具有20ohms的電阻器部分。通過串聯2個上 述的電阻器陣列，其總體的電阻值可得到1.1 ohm，其中總體的電阻值1.1 ohm 等于20X2/36。在本實施例中，1.1 ohm的電阻占用約5.098pm2(2.44X2+1.56 X0.14)的面積；而在圖1所示的公知技術中，1.0 ohm的電阻占用約30pm2 的面積；而在圖2所示的公知技術中，1.0 ohm的電阻占用約625pm2的面積。 請注意在本圖所繪示的正方形通路/接點，僅為一例，而也可以其它形狀例如 圓形、不規則形、橢圓形等等，用來設計通路/接點。圖6為一示意圖，顯示本發明一實施例的5X5電阻器陣列的面積效能。將臨界面積列入考慮，每個電阻器陣列600占用約1.39pm2 [(1.04+1.04)X (1.04+1.04)]的面積。如果以五個介電層與接點來形成上述每個電阻器部分， 其可設計成具有4ohms的電阻器部分。通過串聯4個上述的電阻器陣列，而 每個電阻器陣列包含16個并聯的電阻器部分，其總體的電阻值可得到lohm。 以數學計算，1=4X4/16。因此在本實施例中，1.0 ohm的電阻值需要約 6.007!im2 (1.39X4+3 X 1.04XI.04)的面積；而在圖1所示的公知技術中，1.0 ohm的電阻占用約30^im2的面積；而在圖2所示的公知技術中，1.0 ohm的 電阻占用約625pm2的面積。如上所述，與公知技術相比，本發明的電阻器結構可在占用遠比公知技 術所需更小的面積的情況下，提供所需的電阻值。本發明也改善一群電阻器 的電阻值的一致性。因此，本發明的電阻器結構為用于一模擬至數字的變換 器的一分壓器的理想元件。另外，形成本發明的電阻器結構的工藝與標準的 互補式金屬氧化物半導體工藝兼容。因此，通過本發明的實施，不會招致更 多的制造成本。雖然本發明己以優選實施例揭示如上，然而其并非用以限定本發明，任 何本發明所屬技術領域中的普通技術人員，在不脫離本發明的精神和范圍 內，當可作些許的變動與潤飾，因此本發明的保護范圍當視后附的權利要求 書為準。
權利要求
1.一種電阻器結構，適用于一集成電路，包含一第一組的接點，連接于一半導體層與一第一導體層之間；以及一第二組的插塞，連接于該第一導體層與一第二導體層之間；其中該第一組的接點與該第二組的插塞耦合在一起，作為一第一電阻器部分，其對該集成電路提供一既定電阻。
2. 如權利要求1所述的電阻器結構，還包含一第三組的接點，連接于該半導體層與該第一導體層之間；以及 一第四組的插塞，連接于該第一導體層與該第二導體層之間；其中 該第三組的接點與該第四組的插塞耦合在一起，作為與該第一電阻器部 分鄰近的一第二電阻器部分。
3. 如權利要求2所述的電阻器結構，還包含一導體圖形與該第一與第二 電阻器部分串連。
4. 如權利要求1所述的電阻器結構，其特征是該插塞的尺寸為 0.01 0.1,。
5. 如權利要求1所述的電阻器結構，其特征是兩相鄰的插塞的間隔距離 為0.015 0.2|im。
6. 如權利要求1所述的電阻器結構，其特征是該接點的尺寸為 0.01~0.3,。
7. 如權利要求1所述的電阻器結構，還包含將該半導體層與該第一導體 層隔開、以及將該第一導體層與該第二導體層隔開的絕緣層。
8. 如權利要求7所述的電阻器結構，其特征是所述絕緣層的介電常數小 于3，以減少該半導體層與該第一導體層之間的寄生電容、以及該第一導體 層與該第二導體層之間的寄生電容。
9. 如權利要求1所述的電阻器結構，其特征是該電阻器結構應用于一模 擬至數字的變換器中，作為一分壓器。
全文摘要
本發明揭示一種電阻器結構及其形成方法，該電阻器結構適用于一集成電路，包含一第一組的接點，連接于一半導體層與一第一導體層之間；以及一第二組的插塞，連接于該第一導體層與一第二導體層之間；其中該第一組的接點與該第二組的插塞耦合在一起，作為一第一電阻器部分，其對該集成電路提供一既定電阻。
文檔編號H01L27/02GK101221950SQ20071019349
公開日2008年7月16日 申請日期2007年11月27日 優先權日2007年1月11日
發明者林松杰, 薛福隆 申請人:臺灣積體電路制造股份有限公司