專利名稱：制造半導體器件的方法
技術(shù)領域：
本發(fā)明的示例性實施例總的來說涉及一種制造半導體器件的方法，更具體而言， 涉及一種能夠使柵線彎曲現(xiàn)象的發(fā)生減少/最小化的制造半導體器件的方法。
背景技術(shù)：
半導體器件包括單元區(qū)和外圍區(qū)。單元區(qū)包括用于儲存數(shù)據(jù)的多個存儲器單元， 外圍區(qū)包括用于對存儲器單元進行編程、讀取和以其他方式控制存儲器單元的不同功能模塊。在此，外圍區(qū)不僅可以包括低電壓晶體管而且還包括用于提供高電壓的高電壓晶體管。 在現(xiàn)有的非易失性存儲器件的情況下，單元區(qū)包括存儲器單元晶體管和選擇晶體管。存儲器單元晶體管的柵極端子相互連接以形成字線，且選擇晶體管的柵極端子相互連接以形成選擇線。另外，高電壓晶體管和低電壓晶體管的柵極端子分別相互連接以形成高電壓線和低電壓線。字線、選擇線以及高電壓線和低電壓線被稱為柵線。根據(jù)現(xiàn)有的非易失性存儲器件，單元區(qū)中的柵線的密度比外圍區(qū)中的柵線的密度高。換言之，單元區(qū)中的每個柵線之間的間距比外圍區(qū)中每個柵線之間的間距窄。隨著不斷努力使半導體器件高度集成化，柵線的線寬不斷變窄，柵線的高度與線寬之比也被升高。但是，提高高度與線寬之比會導致柵線彎曲現(xiàn)象，所述柵線彎曲現(xiàn)象將在下面參照附圖詳細描述。

圖1是三維(3D)視圖，圖2是說明上述現(xiàn)象的照片。參照圖1，在半導體襯底10上形成柵線12(GL)之后，執(zhí)行用于在半導體襯底10中形成結(jié)的離子注入工藝。在此，半導體器件10具有有源區(qū)和隔離區(qū)。對單元區(qū)(未示出) 和外圍區(qū)(未示出)的每個都執(zhí)行用于形成結(jié)的離子注入工藝。例如，為了在單元區(qū)中形成結(jié)，使用具有與要形成結(jié)的區(qū)域相對應的開放窗口的掩模圖案來執(zhí)行離子注入工藝。下面詳細描述形成掩模圖案的工藝。為了形成掩模圖案，形成用于掩模圖案的光致抗蝕劑層，并執(zhí)行曝光和顯影工藝以形成掩模圖案。使用顯影劑14執(zhí)行顯影工藝以去除被曝光的光致抗蝕劑層。在這種情況下，柵線12可能因為在柵線12之間產(chǎn)生由于顯影劑14和光致抗蝕劑層的原因所導致的張力F而彎曲。根據(jù)柵線12之間的間距S、柵線12的高度H以及柵線12的長度L來確定張力F。參照以下等式1來更詳細地描述張力F。等式1
權(quán)利要求
1.一種制造半導體器件的方法，包括以下步驟在半導體襯底之上形成沿著一個方向排列的多個線；在所述半導體襯底之上形成掩模圖案，其中所述掩模圖案與所述線相交叉；以及通過執(zhí)行離子注入工藝在所述線之間的所述半導體襯底中形成結(jié)。
2.如權(quán)利要求1所述的方法，還包括以下步驟在形成所述線之前，在所述半導體襯底中沿著與所述線垂直的方向形成有源區(qū)和隔離區(qū)。
3.如權(quán)利要求1所述的方法，其中，所述掩模圖案由光致抗蝕劑形成。
4.如權(quán)利要求1所述的方法，其中，形成所述掩模圖案的步驟包括以下步驟在所述半導體襯底之上形成用于所述掩模圖案的光致抗蝕劑層以使所述線被覆蓋；以及通過執(zhí)行曝光和顯影工藝沿著與所述線垂直的方向形成光致抗蝕劑圖案。
5.如權(quán)利要求1所述的方法，其中，所述線包括柵線，所述柵線是通過在所述半導體襯底之上順序地層疊隧道電介質(zhì)層、浮柵、電介質(zhì)層和控制柵并使所述隧道電介質(zhì)層、所述浮柵、所述電介質(zhì)層和所述控制柵圖案化來形成的。
6.如權(quán)利要求1所述的方法，還包括以下步驟 去除所述掩模圖案；以及在形成所述結(jié)之后，在已經(jīng)去除了所述掩模圖案的所述半導體襯底之上形成絕緣層以使所述線被覆蓋。
7.如權(quán)利要求6所述的方法，其中，所述絕緣層由氧化物形成。
8.如權(quán)利要求1所述的方法，其中，所述掩模圖案被形成在要形成阱拾取單元的區(qū)域上。
9.如權(quán)利要求6所述的方法，還包括以下步驟刻蝕所述絕緣層的一部分以使要形成阱拾取單元的區(qū)域暴露出來；以及通過執(zhí)行離子注入工藝而在暴露出的所述半導體襯底中形成所述阱拾取單元。
10.一種制造半導體器件的方法，包括以下步驟在半導體襯底上以矩陣的形式限定出多個存儲器單元塊區(qū)域； 在所述半導體襯底上形成沿著一個方向排列的多個柵線；在所述存儲器單元塊區(qū)域之間的虛設區(qū)域上形成多個掩模圖案，其中所述掩模圖案與所述柵線相交叉；在所述掩模圖案之間暴露出的半導體襯底中形成結(jié)； 去除所述掩模圖案；在已經(jīng)去除了所述掩模圖案的所述半導體襯底之上形成絕緣層以使所述柵線被覆蓋；刻蝕所述絕緣層的一部分以使所述虛設區(qū)域中要形成阱拾取單元的區(qū)域暴露出來；以及在所述暴露出的虛設區(qū)域中形成阱拾取單元。
11.如權(quán)利要求10所述的方法，其中，所述掩模圖案包括與所述柵線垂直的多個光致抗蝕劑圖案。
12.如權(quán)利要求10所述的方法，其中，形成所述掩模圖案的步驟包括以下步驟在所述半導體襯底之上形成用于所述掩模圖案的光致抗蝕劑層以使所述柵線被覆蓋；以及通過執(zhí)行曝光和顯影工藝來形成與所述柵線垂直的光致抗蝕劑圖案。
13.如權(quán)利要求10所述的方法，其中，所述柵線是通過在所述半導體襯底之上順序地層疊隧道電介質(zhì)層、浮柵、電介質(zhì)層和控制柵并將所述隧道電介質(zhì)層、供所述浮柵用的導電層、電介質(zhì)層和供所述控制柵用的導電層圖案化來形成的。
14.如權(quán)利要求10所述的方法，其中，形成所述阱拾取單元的步驟包括以下步驟在所述絕緣層之上形成用于所述阱拾取單元的掩模圖案，所述掩模圖案在要形成所述阱拾取單元的區(qū)域中具有開口部分；使用用于所述阱拾取單元的所述掩模圖案作為刻蝕掩模來刻蝕所述絕緣層的一部分， 以暴露出所述半導體襯底中的要形成所述阱拾取單元的一部分；以及通過執(zhí)行離子注入工藝而在暴露出的所述半導體襯底中形成所述阱拾取單元。
15.一種制造半導體器件的方法，包括以下步驟在限定有單元區(qū)和外圍區(qū)的半導體襯底上形成沿著一個方向排列的多個線； 在所述半導體襯底之上形成光致抗蝕劑層以使所述線被覆蓋； 通過對所述光致抗蝕劑層執(zhí)行曝光和顯影工藝，來形成與形成在所述單元區(qū)中的所述線垂直的光致抗蝕劑圖案；在所述半導體襯底的在所述光致抗蝕劑圖案與所述線之間暴露出的一部分中形成結(jié)；去除所述光致抗蝕劑圖案；在已經(jīng)去除了所述光致抗蝕劑圖案的半導體襯底之上形成絕緣層以使所述線被覆蓋；執(zhí)行用于去除所述絕緣層的一部分并暴露出所述半導體襯底的一部分的刻蝕工藝；以及在暴露出的所述半導體襯底中形成阱拾取單元。
16.如權(quán)利要求15所述的方法，其中，所述線之中的形成在所述單元區(qū)上的線包括多個漏極選擇線、字線和源極選擇線，以及所述線之中的形成在所述外圍區(qū)上的線包括多個高電壓線和低電壓線。
17.如權(quán)利要求15所述的方法，其中，形成所述阱拾取單元的步驟是通過用于將雜質(zhì)注入到暴露出的所述半導體襯底中的離子注入工藝來執(zhí)行的。
全文摘要
本發(fā)明提供一種制造半導體器件的方法，包括以下步驟在半導體襯底之上形成沿著一個方向排列的多個線；在半導體襯底之上形成掩模圖案，其中所述掩模圖案與所述線相交叉；以及通過執(zhí)行離子注入工藝在線之間的半導體襯底中形成結(jié)。
文檔編號H01L21/8247GK102468230SQ20111036507
公開日2012年5月23日 申請日期2011年11月17日 優(yōu)先權(quán)日2010年11月17日
發(fā)明者權(quán)賢律 申請人:海力士半導體有限公司