專利名稱：制作具有局部互連金屬電極的mim 電容器的方法及相關結構的制作方法
技術領域：
本發明大體上涉及半導體領域。更具體地，本發明涉及半導體芯片中電容器的制作領域。
背景技術：
金屬-絕緣體-金屬(MM)電容器已被廣泛用于半導體芯片上集成模擬和復合信號電路的制作。MIM電容器通常包括位于形成MIM電容器的電極的底部和頂部金屬板之間的MM電容器電介質。通常在后段制程(BEOL)處理期間在半導體芯片上制作MM電容器。例如，可通過使用用于底部和頂部MIM電容器電極的專用金屬層制作傳統的MIM電容器，并且通常利用專用電介質層作為頂部和底部電極之間的MM電容器電介質。在傳統方法中，在BEOL處理期間，在半導體芯片的金屬化層之間可用的未使用空間中另外制作MIM電容器。然而，在BEOL處理期間使用形成MM電容器電介質和底部和頂部MM電容器電極所需的專用電介質和金屬層會需要多個處理步驟，以及需要在互補金屬氧化物半導體(CMOS)工藝流程中通常使用的那些掩模之外的掩模，這會不良地提高制作成本。此外，雖然本質上期望制作具有高電容密度的M頂電容器，但是將該MM電容器放置在其中形成有源器件的器件層之上的金屬化層之間會對器件性能產生不利影響，例如影響CMOS邏輯器件的速度。因而，需要通過提供一種能夠取得更高的電容密度同時適合標準CMOS制作材料和工藝流程的MIM電容器，以克服傳統技術中的缺點和不足。

發明內容
本申請提供了一種制作具有局部互連金屬電極的金屬-絕緣體-金屬(MM)電容器的方法和相關結構，基本上如結合至少一個附圖示出和/或描述的，在權利要求中更完整地闡述的。本發明的一個方面，提供了一種在半導體芯片中制作金屬-絕緣體-金屬(MM)電容器的方法，所述方法包括在位于所述半導體芯片的第一金屬化層下的器件層之上形成底部電容器電極；在所述底部電容器電極之上形成的層間阻擋電介質之上形成頂部電容器電極；所述頂部電容器電極由用于連接形成在所述器件層中的器件的局部互連金屬形成。優選地，所述底部電容器電極由形成在所述器件層之上的柵極金屬層形成。優選地，所述局部互連金屬包括鎢。優選地，所述局部互連金屬包括銅。優選地，所述局部互連金屬被用于連接形成在所述器件層中的所述器件的源極/漏極接觸。優選地，所述層間阻擋電介質包括氮化硅。優選地，形成所述底部電容器電極包括在形成于所述器件層中的隔離區之上形成所述底部電容器電極。優選地，還包括在所述第一金屬化層中、所述頂部電容器電極之上形成金屬板，所述金屬板被連接至所述底部電容器電極以提供增大的電容密度。優選地，所述MIM電容器取得大于約1. 5fF/ μ m2的電容密度。優選地，所述MM電容器取得大于約2. OfF/ μ m2的電容密度。本發明的另一方面，提供了一種半導體芯片中的金屬-絕緣體-金屬(MM)電容器，所述MIM電容器包括底部電容器電極，在位于所述半導體芯片的第一金屬化層下的器件層之上；頂部電容器電極，在形成于所述底部電容器電極之上的層間阻擋電介質之上；所述頂部電容器電極包括用于連接形成在所述器件層中的器件的局部互連金屬。優選地，所述底部電容器電極由形成在所述器件層之上的柵極金屬層形成。優選地，所述局部互連金屬包括鎢。優選地，所述局部互連金屬包括銅。優選地，所述局部互連金屬用于連接形成于所述器件層中的所述器件的源極/漏極接觸。 優選地，所述層間阻擋電介質包括氮化硅。優選地，所述底部電容器電極形成在所述器件層中形成的隔離區之上。 優選地，所述MM電容器還包括形成在所述第一金屬化層中、所述頂部電容器電極之上的金屬板，所述金屬板被連接至所述底部電容器電極以提供增大的電容密度。優選地，所述MM電容器取得大于約1. 5fF/ μ m2的電容密度。優選地，所述MM電容器取得大于約2. OfF/ μ m2的電容密度。


圖1為示出根據本發明實施方式的用于制作具有局部互連金屬電極的金屬-絕緣體-金屬(MM)電容器的方法的流程圖。圖2Α示出與圖1流程圖中的初始步驟對應的包括根據本發明實施方式處理的半導體芯片的一部分的橫截面圖。圖2Β示出包括與圖1流程圖中的中間步驟對應的包括根據本發明實施方式處理的半導體芯片的一部分的橫截面圖。圖2C示出與圖1中流程圖中的中間步驟對應的包括根據本發明實施方式處理的半導體芯片的一部分的橫截面圖。圖2D示出與圖1中的流程圖中的中間步驟對應的包括根據本發明實施方式處理的半導體芯片的一部分的橫截面圖。圖2Ε示出第一金屬層形成和圖形化后的包括根據本發明另一實施方式的具有局部互連金屬電極的MIM電容器的半導體芯片的橫截面圖。圖3示出第一金屬層形成和圖形化后的包括根據本發明實施方式的具有局部互連金屬電極的MM電容器的半導體芯片的橫截面圖。
具體實施例方式本申請涉及一種制作具有局部互連金屬電極和相關結構的金屬-絕緣體-金屬(MIM)電容器的方法。雖然關于特定實施方式描述本發明，但是由本文所附權利要求限定的本發明的原理顯然可以超出本文所描述的本發明具體實施方式
而應用。此外，在本發明的說明中，為了不模糊本發明的發明方面，省略了某些細節。所省略的細節屬于本領域內技術人員的常識。 本申請中的附圖及其詳細說明僅涉及本發明的示例性實施方式。為了保持簡明，在本申請中未明確描述并且附圖也未明確示出使用本發明的原理的本發明的其他實施方式。應明白，除非另外指出，否則附圖中的類似或相應元件都由類似或相應的參考標號指出。此外，本申請的附圖和圖解基本都不按比例，并且無意符合實際的相對尺寸。圖1示出根據本發明實施方式的制作具有局部互連金屬電極的MM電容器的方法的流程圖100。流程圖100中對于本領域普通技術人員來說顯而易見的某些細節和特征已被省略。例如，現有技術中已知的步驟可由一個或多個子步驟構成或可包括特定的設備或材料。流程圖100中所示的步驟110至140足以描述本發明的一個實施方式；然而，本發明的其他實施方式可利用與流程圖100中所示的那些步驟不同的步驟，并且可包括更多或更少的步驟。注意，流程圖100中所示的處理步驟在先于步驟110處理過的半導體芯片的一部分上執行，在其他特征中，該半導體芯片可包括襯底，諸如IV族半導體襯底；器件層，諸如在該襯底上形成的包括硅或鍺的層；以及隔離區，諸如淺溝槽隔離(STI)區。在圖2A至圖2D中分別示出的結構210至240分別示出執行流程圖100的步驟110至140的結果。例如，結構210示出處理步驟110后的半導體結構，結構220示出處理步驟120后的半導體結構210，結構230示出處理步驟130后的半導體結構220，結構240示出處理步驟140后的半導體結構230。現在參考圖2A，圖2A的結構210示出完成圖1中的流程圖100的步驟110后的包括器件層202的半導體芯片201的一部分。在半導體芯片201中，例如能夠作為包括硅或鍺的外延層的器件層202包括場效應晶體管(FET)區域203和MM電容器區域204。FET區域203和MIM電容器區域204為分別指定用于形成FET和MIM電容器的器件層202的區域。如圖2A中所示，根據本實施方式，器件層202的FET區域203包括源極/漏極區205a和205b，MM電容器區域204包括隔離區208，其例如可以是在器件層202中形成的STI區。隔離區208可以包含二氧化硅(SiO2)或用于形成隔離區208的任何其他合適的電介質材料。注意，雖然圖2A中未明確不出，但是半導體芯片201的器件層202位于第一金屬化(metallization)層(諸如提供布線金屬化的半導體芯片201的“Ml”層)以下。描述形成第一金屬化層后處于制作階段的本發明的實施方式的圖2E和圖3示出半導體芯片201內的器件層202和第一金屬化層的相對位置。繼續參考圖2A，并進一步參考流程圖100，在圖1中，流程圖100的步驟110包括在半導體芯片201的器件層202之上由柵極金屬形成底部電容器電極214b，以及在底部電容器電極214b之上形成層間阻擋電介質216。如圖2A中所示，底部電容器電極214b，以及金屬柵極214a、柵極電介質層206a和206b以及絕緣主體212形成在層間電介質211中。例如，層間電介質211可包括具有約200埃(200 A )至約2000人厚的SiO2或氮化硅(Si3N4)層，而絕緣主體212可包含Si02、Si3N4或任何其他合適的電介質材料。根據圖2A中所示的實施方式，金屬柵極214a和底部電容器電極214b分別形成在柵極電介質層206a和206b之上。如圖2A所不，柵極電介質層206a位于器件層202的FET區域203之上，而柵極電介質層206b被設置在MM電容器區域204中的隔離區208之上。柵極電介質層206a和206b可以以相同的柵極電介質材料同時形成。例如,適于用作在FET區域203中制作的η溝道FET (NFET)或ρ溝道FET (PFET)器件的柵極電介質的高介電常數(高K )柵極電介質層可被用于形成各柵極電介質層206a和206b。也就是說，柵極電介質層206a和206b例如可包含諸如氧化鉿(HfO2)、氧化鋯(ZrO2)等的金屬氧化物。此外，柵極電介質層206a和206b可以例如通過利用物理汽相沉積(PVD)工藝、化學汽相沉積(CVD)工藝或其他合適的沉積工藝將諸如HfO2或ZrO2的高κ的電介質材料沉積在器件層202之上。 另外，底部電容器電極214b可以與金屬柵極214a同時形成，并且金屬柵極214a和底部電容器電極214b可以由相同的柵極金屬形成。在一個實施方式中，金屬柵極214a和底部電容器電極214b可以包括適合用作NFET柵極的柵極金屬。例如，金屬柵極214a和底部電容器電極214b每種都可以包括鉭(Ta)、氮化鉭(TaN)、氮化鈦(TiN)或其他適合用于NFET柵極的柵極金屬。可選地，當金屬柵極214a被制作為PFET的部分時，金屬柵極214a和底部電容器電極214b例如可以包含適于用作PFET柵極的柵極金屬，諸如鑰(Mo)、釕(Ru)、碳氮化鉭(TaCN)。金屬柵極214a和底部電容器電極214b例如可以通過利用PVD工藝、CVD工藝或其他沉積工藝，例如在柵極電介質層206a和206b之上沉積厚度從約200人至約2000 A的柵極金屬層而形成。注意，雖然本適時方式示出底部電容器電極214b形成在柵極電介質層206b之上,但是在一些實施方式中，可省略柵極電介質層206b,底部電容器電極214b可形成在隔離區208之上。如圖2A中進一步示出，層間阻擋電介質216形成在層間電介質211、絕緣主體212、金屬柵極214a以及底部電容器電極214b之上。疊加在底部電容器電極214b上的層間阻擋電介質216可包括具有幾百埃厚的相對薄的Si3N4或SiO2層，例如形成為層間電介質211、絕緣主體212、金屬柵極214a以及底部電容器電極214b之上的覆蓋層。流程圖100的步驟110的結果由圖2A中的結構210示出。繼續到圖1中的步驟120，參考圖2B中的結構220，流程圖100的步驟120包括在形成于器件層202中的晶體管源極/漏極區之上形成第一局部互連金屬主體。如圖2B所示，步驟120對應于局部互連金屬主體222的形成。如圖2B中進一步所示，第一局部互連金屬主體222位于鄰近金屬柵極214a的源極/漏極區205b之上并且與其接觸。從圖2B中應明白，源極/漏極區205a和205b以及金屬柵極214a形成在器件層202的FET區域203中。因此，可以理解，晶體管包含金屬柵極214a以及源極/漏極區205a和205b，使得源極/漏極區205a和205b用作晶體管源極/漏極區。此外，第一局部互連金屬主體222可被實施為用作包括金屬柵極214a和源極/漏極區205a和205b的晶體管的源極/漏極接觸(contact)ο第一局部互連金屬主體222由第一局部互連金屬形成。為了本申請的目的，特征“局部互連金屬”涉及這樣的金屬用于形成于器件層202中的兩個或多個器件之間的短距離連接，以及促進通過一個或更多通路將該器件垂直連接至諸如布線金屬化層的疊加第一金屬化層。局部互連金屬例如可包含銅(Cu)，或諸如鎢(W)的難熔金屬。因此，例如第一局部互連金屬主體222可包含銅或鎢，并且例如可通過適當地圖形化層間阻擋電介質216和層間電介質211而形成。在可以包括掩模步驟和蝕刻步驟的圖形化工藝期間，層間阻擋電介質216的一部分和層間電介質211的相應部分可以被去除以暴露源極/漏極區205b。然后，第一局部互連金屬主體222可形成在通過使用任何適當的沉積技術產生的開口中。流程圖100的步驟120的結果由圖2B中的結構220示出。移到圖1中的步驟130，參考圖2C中的結構230，流程圖100的步驟130包括在層間阻擋電介質216之上形成層間電介質232 ;以及蝕刻層間電介質232以分別形成用于源極/漏極連接和頂部電容器電極的窗口 234a和234b。在一個實施方式中，層間電介質232可包括與層間電介質211相同的電介質材料，因此可包括例如具有約200 A至約2000A厚的覆蓋SiO2或Si3N4層。例如，層間電介質232可以通過使用CVD工藝或其他沉積工藝在層間阻擋電介質216和第一局部互連金屬主體222之上沉積諸如SiO2的電介質材料層而形成。例如，窗口 234a和234b可通過適當地圖形化層間電介質232而形成。在該可包括掩模步驟和蝕刻步驟的圖形化工藝期間，層間電介質232的部分可被去除以打開用于形成源極/漏極連接的窗口 234a，以及打開用于形成頂部電容器電極的窗口 234b。注意，與形成第一局部互連金屬主體222結合使用的蝕刻工藝(其包括蝕穿層間阻擋電介質216和層間電介質211)不同，作為步驟130的部分執行的蝕刻將層間阻擋電介質216作為蝕刻終止表面處理。因此，在執行步驟130后，窗口 234a暴露第一局部互連金屬主體222的頂部表面，而窗口 234b暴露在底部電容器電極214b之上形成的層間阻擋電介質216的一部分。流程圖100的步驟130的結果由圖2C中的結構230示出。繼續到圖1中的步驟140，參考圖2D中的結構240，流程圖100的步驟140包括使用第二局部互連金屬形成源極/漏極連接244a和頂部電容器電極244b。如圖2D中所示，執行步驟140，在第一局部互連金屬主體222之上產生與第一局部互連金屬主體222電接觸的源極/漏極連接244a，其中第一局部互連金屬主體222用作包括金屬柵極214a和源極/漏極區205a和205b的晶體管的源極/漏極接觸。注意，源極/漏極連接244a可被形成，以便將用作源極/極 漏區205b的源極/極漏接觸的第一局部互連金屬主體222連接至在半導體芯片201中形成的其他器件的源極漏極接觸。另外，執行步驟140產生頂部電容器電極244b，其形成在底部電容器電極214b之上，并且通過層間阻擋電介質216與底部電容器電極214b分離。例如，頂部電容器電極244b可以與源極/漏極連接244a同時形成，并且可以使用相同的局部互連金屬形成，該局部互連金屬可包括Cu或諸如W的難熔金屬。而且，例如，源極/漏極連接244a和頂部電容器電極2Mb可被形成為具有基本上相同的厚度，諸如從約200 A至約2000人的厚度范圍。流程圖100的步驟140的結果由圖2D中的結構240示出。現在參考圖2E，結構200E示出第一布線金屬化層形成和圖形化后的根據本發明實施方式的半導體芯片201的橫截面圖，其包括具有局部互連金屬頂部電容器電極244b的MM電容器242。除了參照圖2A、2B、2C和2D所描述的特征之外，圖2E中的結構200E被不出為包括另外的層間電介質層252、254和256、由第三局部互連金屬形成的局部互連金屬主體258a和258b、接觸通路272a、272b、272c以及272d (下文中為“接觸通路272a至272d”)、第一金屬化段270以及隔離主體260。例如，層間電介質252、254和256可包括諸如SiO2或Si3N4的適當電介質材料的覆蓋層。在一個實施方式中，層間電介質252、254和256可包括分別與層間阻擋電介質216和層間電介質211對應的交替層。也就是說，在一個實施方式中，包括層間電介質211、層間阻擋電介質216和層間電介質232、252、254和256的層間電介質疊層可包括交替的SiO2和Si3N4層。
由第三局部互連金屬形成的局部互連金屬主體258a和258b可被用于提供用于將MM電容器242的金屬柵極214a和底部電容器電極214b連接至第一金屬化段270的柵極金屬接觸。用于將MM電容器242的金屬柵極214a、源極/漏極區205b、底部電容器電極214b以及頂部電容器電極244b連接至第一金屬化段270的垂直接觸可以通過以下方法形成在層間電介質252、254和256中如本領域中已知的，在層間電介質252、254和256中蝕刻各個接觸通路272a至272d，并且以鎢或其他金屬或金屬疊層填充接觸通路272a至272d。例如，第一金屬化段270可包括諸如鋁或銅的金屬，并且可通過以本領域中已知的方式在層間電介質252、254和256之上沉積和圖形化第一金屬化層而形成。
如上所述，“局部互連金屬”涉及用于在器件層202中形成的兩個或多個器件之間形成短距離連接，以及促進將該器件通過一個或更多通路垂直連接至疊加第一金屬化層的金屬。例如在一個實施方式中，第一、第二和第三局部互連金屬可在特定的技術節點起特定功能的作用。例如，在20. O納米(20nm)節點,第一和第二局部互連金屬,諸如分別用于形成第一局部互連金屬主體222和源極/漏極接觸244a的那些局部互連金屬，通常可被用于中段制程(MEOL)處理中，以為形成于器件層202中的器件提供源極/漏極連接。然而，根據本發明的實施方式，那些第一和第二局部互連金屬中的至少一個(例如，用于形成源極/漏極連接244a的第二局部互連金屬)可附加地被有利地用于制作頂部電容器電介質244b。此夕卜，由于由適合在制作金屬柵極214a的過程中使用的柵極金屬制作底部電容器電極214b，所以可進一步有利地補充(recruit)第三局部互連金屬用作底部電容器電極接觸，其中，第三局部互連金屬通常在MEOL處理中被基本上排外它地在20. O納米(20nm)節點用作在器件層202中形成的器件的柵極接觸，例如，用于形成局部互連金屬主體258a和258b的第三局部互連金屬。
另外,如圖2E中所不,MIM電容器242位于被圖形化以形成第一金屬化段270 (例如，在后段制程(BEOL)處理期間形成的半導體芯片201的第一布線金屬化層)的第一金屬化層和器件層202之間。因此，MM電容器242的下和上電容器都形成在半導體芯片中的第一金屬層之下。此外，通過利用底部MIM電容器電極的柵極金屬以及利用頂部MIM電容器電極的局部互連金屬，用于形成MIM電容器242的實施方式的工藝適合高級工藝技術的高K金屬柵極工藝，諸如20nm和更小的互補金屬氧化物半導體(CMOS)工藝技術。同樣地，與在BEIL處理期間在半導體芯片中的金屬化層之間形成的傳統MIM電容器相比，通過使MIM電容器242位于器件層202的MM電容器區域204之上，本發明的MM電容器242的實施方式能夠提供比約2. O毫微法拉/平方微米(fF/ μ m2)大的電容密度，例如，約2.2fF/ μ m2,因此有利地提高了電容密度又基本不降低諸如在器件層202中制作的CMOS邏輯器件的器件性能。
現在參考圖3，結構300示出形成和圖形化第一金屬化層后的根據本發明的另一實施方式的半導體芯片301的橫截面圖，該半導體芯片301包括具有局部互連金屬頂部電容器電極344b的MM電容器342。半導體芯片301包括器件層302，器件層302包括FET區域303和MM電容器區域304，FET區域303中形成有源極/漏極區305a和305b，MIM電容器區域304中形成有隔離區308，與圖2E中包括FET區域203和MM電容器區域204的器件層202相對應，其中，FET區域203中形成有源/漏區域205a和205b，MM電容器區域204中形成有隔離區208。在圖3中，結構300還包括層間阻擋電介質316、層間電介質311、332、352、354和356、柵極電介質層306a和306b、金屬柵極314a、絕緣主體312、局部互連金屬主體322、358a和358b、源極/漏極連接344a、接觸通路372a、372b、372c和372d(下文中為“接觸通路372a至372d”)、第一金屬化段370以及隔離主體360，其分別對應于圖2E中的層間阻擋電介質216、層間電介質211、232、252、254和256、柵極電介質層206a和206b、金屬柵極214a、絕緣主體212、局部互連金屬主體222、258a和258b、源極/漏極連接244a、接觸通路272a至272d、第一金屬化段270以及隔離主體260。另外，結構300包括MM電容器342，MIM電容器342包括由柵極金屬形成的底部電容器電極314b、由層間阻擋電介質316提供的電容器電介質以及由用于形成源極/漏極連接344a的相同局部互連金屬形成的頂部電容器電極344b。包括底部電容器電極314b、層間阻擋電介質316和頂部電容器電極344b的MM電容器342對應于圖2E中的包括底部電容器電極214b、層間阻擋電介質216和頂部電容器電極244b的MIM電容器242。圖3中也不出了金屬板374,金屬板374由用于形成第一金屬化段370的第一金屬化層形成。根據圖3中所示的實施方式，金屬板374形成在頂部電容器電極344b之上。金屬板374可與第一金屬化段370通過適當的圖形化工藝基本上同時形成在第一金屬化層之上。也就是說，在一個實施方式中，圖1中的流程圖100的方法可以包括另外的步驟在BEIL處理中在頂部電容器電極344b之上形成的第一布線金屬化層中形成金屬板374。如圖3中所示，金屬板374在大部分頂部電容器電極344b上延伸，同時通過接觸通路372c和局部互連金屬主體358b被電連接至底部電容器電極314b，因此與圖2E中的MM電容器242相比，進一步提高了 MM電容器342的電容密度。因而，如上所討論的，本發明提供了一種MM電容器，其利用用于底部電容器電極的柵極金屬，利用諸如Si3N4的層間阻擋電介質作為電容器電介質，并且利用諸如Cu或W的局部互連金屬以形成頂部電容器電極。結果，本MIM電容器的實施方式能夠有利地與NFET和PFET柵極疊層同時形成，而不需要形成NFET和PFET柵極疊層所需的那些步驟之外的實質上另外的處理步驟。通過避免該另外的處理步驟，與在BEOL處理期間在半導體芯片中的布線金屬化層之間制作的傳統的MM電容器相比，本發明的實施方式提供了一種能夠以明顯較低成本制作的MM電容器。另外，與在BEOL處理期間在布線金屬化層之間制作的傳統的MM電容器獲得的電容密度相比，本發明的實施方式提供了一種具有更高電容密度的MIM電容器。通過本發明的以上描述應明白， 在不偏離其范圍的情況下，可以使用各種技術實施本發明的構思。此外，雖然已通過特別參考某些實施方式而描述了本發明，但是本領域技術人員應明白，在不偏離本發明的精神和范圍的情況下，可以在形式和細節上進行改變。因而，應將上述實施方式的所有方面都是示例性的而非限制性的。應理解，本發明不限于本文所描述的特殊實施方式，而是能夠有不偏離本發明范圍的情況下重新布置、修改和替換。
權利要求
1.一種在半導體芯片中制作金屬-絕緣體-金屬(MIM)電容器的方法，所述方法包括 在位于所述半導體芯片的第一金屬化層下的器件層之上形成底部電容器電極； 在所述底部電容器電極之上形成的層間阻擋電介質之上形成頂部電容器電極； 所述頂部電容器電極由用于連接形成在所述器件層中的器件的局部互連金屬形成。
2.根據權利要求1所述的方法，其中，所述底部電容器電極由形成在所述器件層之上的柵極金屬層形成。
3.根據權利要求1所述的方法，其中，所述局部互連金屬被用于連接形成在所述器件層中的所述器件的源極/漏極接觸。
4.根據權利要求1所述的方法，其中，形成所述底部電容器電極包括在形成于所述器件層中的隔離區之上形成所述底部電容器電極。
5.根據權利要求1所述的方法，還包括在所述第一金屬化層中、所述頂部電容器電極之上形成金屬板，所述金屬板被連接至所述底部電容器電極以提供增大的電容密度。
6.—種半導體芯片中的金屬-絕緣體-金屬(MIM)電容器,所述MIM電容器包括 底部電容器電極，在位于所述半導體芯片的第一金屬化層下的器件層之上； 頂部電容器電極，在形成于所述底部電容器電極之上的層間阻擋電介質之上； 所述頂部電容器電極包括用于連接形成在所述器件層中的器件的局部互連金屬。
7.根據權利要求6所述的MIM電容器，其中，所述底部電容器電極由形成在所述器件層之上的柵極金屬層形成。
8.根據權利要求6所述的MIM電容器，其中，所述局部互連金屬用于連接形成于所述器件層中的所述器件的源極/漏極接觸。
9.根據權利要求6所述的MIM電容器，其中，所述底部電容器電極形成在所述器件層中形成的隔離區之上。
10.根據權利要求6所述的MM電容器，還包括形成在所述第一金屬化層中、所述頂部電容器電極之上的金屬板，所述金屬板被連接至所述底部電容器電極以提供增大的電容密度。
全文摘要
本申請涉及制作具有局部互連金屬電極的MIM電容器的方法及相關結構。根據例示性實施方式提供了一種在半導體芯片中制作金屬-絕緣體-金屬(MIM)電容器的方法，包括在位于半導體芯片的第一金屬化層下的器件層上形成底部電容器電極，在底部電容器電極上形成的層間阻擋電介質上形成頂部電容器電極。頂部電容器電極由用于連接形成在器件層中的器件的局部互連金屬形成。該方法還包括在第一金屬化層中、所述頂部電容器電極上形成金屬板，并將所述金屬板連接至所述底部電容器電極以提供增高的電容密度。
文檔編號H01L21/02GK103035484SQ201210365768
公開日2013年4月10日 申請日期2012年9月27日 優先權日2011年9月29日
發明者陳向東, 陳國順, 夏維, 沈志杰 申請人:美國博通公司