半導體器件制造方法
【專利摘要】一種半導體器件制造方法，包括：在半導體襯底上形成保護膜；在保護膜上形成第一抗蝕劑圖案：使用第一抗蝕劑圖案作為掩模，將第一雜質離子注入到半導體襯底中；移除第一抗蝕劑圖案；在移除第一抗蝕劑圖案之后，在半導體襯底的表面上形成通過化學反應從半導體襯底吸取表面原子的化學反應層；在形成化學反應層之后，移除形成在半導體襯底上的化學反應層并移除半導體襯底的表面；以及在移除半導體襯底的表面之后，在半導體襯底的表面上外延生長半導體層。采用本申請提供的方法，能夠防止在外延生長的半導體層中形成缺陷。
【專利說明】半導體器件制造方法
【技術領域】
[0001]本文所討論的實施例涉及一種半導體器件制造方法。
【背景技術】
[0002]對于半導體器件的制造而言，已知的技術是為了將雜質注入到半導體襯底的預定區域而使用掩模(例如，參閱日本未審專利公開(Kokai)號HE1-5-275637)。
[0003]對于半導體器件的制造而言，已知的技術是對半導體襯底的某些部分進行非晶化(amorphize)，將雜質注入到該非晶化的部分，然后通過熱處理再使該非晶化的部分結晶(例如，參閱日本未審專利公開(Kokai)號2005-268792)。

【發明內容】

[0004]本發明的目的是提供一種用于將雜質注入到半導體襯底中的新技術。
[0005]根據本發明的一個方案，提供了一種半導體器件制造方法，包括:在半導體襯底上形成保護膜；在該保護膜上形成第一抗蝕劑圖案；使用所述第一抗蝕劑圖案作為掩模，將第一雜質離子注入到半導體襯底中；移除所述第一抗蝕劑圖案；在移除所述第一抗蝕劑圖案之后，在所述半導體襯底的表面上形成通過化學反應從所述半導體襯底吸取表面原子的化學反應層；在形成所述化學反應層之后，移除形成在所述半導體襯底上的所述化學反應層并移除所述半導體襯底的表面；以及在移除所述半導體襯底的表面之后，在所述半導體襯底的表面上外延生長半導體層。
[0006]根據本發明的另一個方案，提供了一種半導體器件制造方法，包括:
[0007]在半導體襯底上形成保護膜；
[0008]在該保護膜上形成第一抗蝕劑圖案；
[0009]使用所述第一抗蝕劑圖案作為掩模，將第一雜質離子注入到所述半導體襯底中；
[0010]移除所述第一抗蝕劑圖案；
[0011]在移除所述第一抗蝕劑圖案之后，形成第二抗蝕劑圖案；
[0012]使用所述第二抗蝕劑圖案作為掩模，將第二雜質離子注入所述半導體襯底中；
[0013]移除所述第二抗蝕劑圖案；以及
[0014]在移除所述第二抗蝕劑圖案之后，在所述半導體襯底的表面上外延生長半導體層。
[0015]根據本發明的又一個方案，提供了一種半導體器件制造方法，包括:
[0016]在半導體襯底上形成保護膜；
[0017]在該保護膜上形成第一抗蝕劑圖案；
[0018]使用所述第一抗蝕劑圖案作為掩模，將第一雜質離子注入到所述半導體襯底中；
[0019]移除所述第一抗蝕劑圖案；
[0020]在移除所述第一抗蝕劑圖案之后，通過干蝕刻移除所述半導體襯底上的氧化物膜并移除所述半導體襯底的表面；以及[0021]在移除所述半導體襯底的表面之后，在所述半導體襯底的表面上外延生長半導體層。
[0022]采用本申請的技術方案，將對在外延生長的半導體層中防止缺陷形成等頗有裨益。
【專利附圖】

【附圖說明】
[0023]圖1A至圖1S是示出根據對照例的半導體器件制造工藝的主要步驟的示意性剖面。
[0024]圖2A是示出形成于對照例中的晶片上的缺陷分布的平面圖，圖2B是這些缺陷的SEM照片。
[0025]圖3A至圖3E是示出根據對照例的半導體器件制造工藝中可能發生的故障的示意性剖面。
[0026]圖4A和圖4B是在對照例中形成器件隔離槽之后看到的瑕疵(flaws)的TEM照片。
[0027]圖5A至圖51是示出根據第一實施例的半導體器件制造工藝的主要步驟的示意性剖面。
[0028]圖6A是示出形成于第一實施例中的晶片上的缺陷分布的平面圖，圖6B是這些缺陷的SEM照片。
[0029]圖7給出了示出從針對第一實施例執行的測試獲得的樣品晶片上的缺陷分布平面圖。
[0030]圖8A至圖8D是示出根據第二實施例的半導體器件制造工藝的主要步驟的示意性剖面。
[0031]圖9A是示出在第二實施例中形成的晶片的缺陷分布的平面圖，圖9B是這些缺陷的SEM照片。
[0032]圖1OA至圖1OC是示出根據第三實施例的半導體器件制造工藝的主要步驟的示意性剖面。
[0033]圖11是示出在第三實施例中形成的晶片的缺陷分布的平面圖。
[0034]圖12A和圖12B分別示出沿從針對第三實施例執行的測試獲得的樣品的深度方向的B和O濃度分布。
[0035]圖13給出了示意性示出第三實施例的改型中使用的用于干蝕刻裝置的操作流程的流程圖。
[0036]圖14A和圖14B示出沿從第三實施例的改型獲得的樣品的深度方向的C、O、B、Ge和Si濃度分布。
【具體實施方式】
[0037]在解釋根據本發明實施例的半導體器件制造工藝的方案之前，下面描述的是根據對照例的半導體器件制造工藝。圖1A至圖1S是示出根據對照例的半導體器件制造工藝的步驟的示意性剖面。
[0038]首先解釋在根據對照例和實施例的半導體器件制造工藝中執行的DHF處理、APM處理、HPM處理和SPM處理。[0039]DHF處理使用通過在水(H2O)中混合氫氟酸(HF)而制備的用水稀釋的(aqueousdilute)氫氟酸溶液(DHF)作為化學藥劑，而且例如，執行該DHF處理以移除硅氧化物膜并移除金屬。下文中，硅氧化物膜可簡稱為氧化物膜。
[0040]APM處理使用通過在水(H2O)中混合過氧化氫溶液(H2O2)和氫氧化銨(NH4OH)而制備的氫氧化銨(aqueous ammonia)和過氧化氫混合溶液(APM)作為化學藥劑,而且例如,執行該APM處理以移除微粒。
[0041 ] HPM處理使用通過在水(H2O)中混合過氧化氫溶液(H2O2)和鹽酸(HCl)而制備的水合(aqueous)鹽酸和過氧化氫混合溶液(HPM)作為化學藥劑，而且例如，執行該HPM處理以
移除金屬。
[0042]SPM處理使用通過混合過氧化氫溶液(H2O2)和硫酸(H2SO4)而制備的硫酸和過氧化氫混合溶液(SPM)作為化學藥劑，而且例如，執行該SPM處理以移除抗蝕劑。
[0043]下文中，當依次執行多個處理步驟時，在表示順序時較早執行的那些步驟放在左側。例如，如果首先執行APM處理，在APM處理之后執行DHF處理，在DHF處理之后執行HPM處理，則其順序表示為APM-DHF-HPM處理。
[0044]參照圖1A。在娃襯底I上的產品形成區外部形成掩模對準標記MK。對娃襯底I進行APM-DHF-HPM處理。在通過DHF處理而移除襯底表面上的氧化物膜之后，通過HPM處理而形成厚度例如為約0.3nm的化學氧化物膜(保護膜)2。
[0045]參照圖1B。用光致抗蝕劑涂覆氧化物膜2，接著通過通過曝光、顯影和純水清洗而形成抗蝕劑圖案RPI。抗蝕劑圖案RPl具有暴露出P型MOS晶體管形成區的開口。
[0046]參照圖1C。使用抗蝕劑圖案RPl作為掩模，通過下文描述的氧化物膜2(使用氧化物膜2作為保護膜)將雜質注入到硅襯底I中。例如，以注入能量360keV從四個方向注入P(作為η型雜質)直到劑量為7.5X IO12CnT2 (總劑量為3X 1013cm_2)以形成η型阱區3η。例如，以注入能量60keV注入As(作為η型雜質)直到劑量為2 X 1013cm_2，或以注入能量20keV注入Sb (作為η型雜質)直到劑量為I X IO13Cm-2,從而形成η型溝道區4η。
[0047]參照圖1D。通過SPM-APM處理移除抗蝕劑圖案RPl。作為SPM-APM處理的結果，化學氧化物膜2會稍微變厚。隨后，執行APM-DHF-HPM處理。在通過DHF處理移除氧化物膜2之后，通過HPM處理形成厚度例如為約0.3nm的化學氧化物膜(保護膜)5。
[0048]參照圖1E。用光致抗蝕劑涂覆氧化物膜5，接著通過曝光、顯影和純水清洗以形成抗蝕劑圖案RP2。抗蝕劑圖案RP2具有暴露出η型MOS晶體管形成區的開口。
[0049]參照圖1F。使用抗蝕劑圖案RP2作為掩模，通過下文描述的氧化物膜5 (使用氧化物膜5作為保護膜)將雜質注入到硅襯底I。例如，以注入能量150keV從四個方向注入B (作為P型雜質)直到劑量為7.5X IO12CnT2 (總劑量為3X IO13CnT2)以形成P型阱區3p。然后，以注入能量50keV注入Ge (鍺)直到劑量為5 X 1014cm_2。在注入Ge之后，以注入能量3keV注入C (碳)直到劑量為3X1014cnT2。在注入C之后，以注入能量2keV注入B (硼)(作為P型雜質)直到劑量為3X 1013cm_2，從而形成P型溝道區4p。
[0050]在形成P型溝道區4p時，Ge注入會使硅襯底I的表面非晶化。C抑制了 B的擴散。這里，可以通過注入Si (硅)而不是注入Ge來實現對硅襯底表面的非晶化(amorphization)。
[0051]參照圖1G。通過灰化和DHF-SPM-APM處理來移除抗蝕劑圖案RP2。通過DHF處理來移除氧化物膜5。通過SPM-APM處理形成厚度例如為約0.8nm的化學氧化物膜6。
[0052]參照圖1H。例如通過在600°C下執行熱處理150秒而實現結晶化。結晶化處理在η型MOS晶體管形成區中將硅襯底I的非晶化表面部分結晶化，因而將B和C置于Si晶格上。通過防止例如由稍后執行的離子注入導致的間隙Si原子與B原子鍵合，設置在晶格上的C原子抑制了 B原子的擴散。
[0053]參照圖1I。通過DHF處理移除氧化物膜6。進而，執行四甲基氫氧化銨(tetramethyl ammonium hydroxide,TMAH)處理以將娃襯底I的表面蝕刻掉例如3nm的厚度。
[0054]參照圖1J。在硅襯底I上外延生長未摻雜的硅膜7直至厚度例如為30nm。例如，通過使用硅烷(SiH4)進行化學氣相沉積(CVD)而形成硅膜7。例如，其膜形成條件包括溫度為450°C至650°C，且持續時間為30分鐘(min)到60分鐘。在稍后的步驟中，稱為硅襯底I的層可以包括硅膜7。
[0055]參照圖1K。例如，通過在810°C下執行熱氧化約20秒，在硅膜7上形成厚度為約3nm的硅氧化物膜8。例如，通過低壓(LP) CVD (膜形成溫度為775°C )，在硅膜8上形成厚度為約90nm的氮化硅膜9。通過光刻和蝕刻進行氮化硅膜9、硅氧化物膜8以及硅襯底I的圖案化以在硅襯底I上形成器件隔離槽10。
[0056]參照圖1L。例如，執行高密度等離子體(HDP) CVD (膜形成溫度為450°C )以形成硅氧化物膜11，該硅氧化物膜11填充器件隔離槽10。沉積硅氧化物膜11以使其覆蓋氮化硅膜9。通過化學機械拋光(CMP)移除部分硅氧化物膜11直至達到暴露出氮化硅膜9的頂面的程度。
[0057]參照圖1M。通過利用稀釋的氫氟酸進行蝕刻來移除硅氧化物膜11的頂部，并且通利用磷酸進行蝕刻來移除氮化硅膜9。這樣，通過淺溝槽隔離(STI)而形成器件隔離。
[0058]參照圖1N。通過利用稀釋的氫氟酸進行蝕刻來移除硅氧化物膜8。隨后，例如，通過在810°C下執行熱氧化約8秒而生長厚度為2nm的硅氧化物膜，從而形成柵絕緣膜12。
[0059]參照圖10。例如，通過執行LPCVD (膜形成溫度為605°C)，在柵絕緣膜12上形成厚度為IOOnm的多晶硅膜。通過光刻和蝕刻對多晶硅膜進行圖案化以形成柵電極13。
[0060]參照圖1P。使用具有暴露出η型MOS晶體管形成區的開口的抗蝕劑圖案以及柵電極13作為掩模，例如，以注入能量IkeV從四個方向注入As直到劑量為2 X IO14CnT2以形成η型擴展區14η。使用具有暴露出P型MOS晶體管形成區的開口的抗蝕劑圖案并使用柵電極13作為掩模，例如，以注入能量0.3keV從四個方向注入B直到劑量為9 X IO13CnT2以形成P型擴展區14p。在這里不必也沒有執行所謂的環形(halo)離子注入。
[0061]參照圖1Q。例如，通過CVD (膜形成溫度為520°C)形成厚度為80nm的硅氧化物膜。通過反應離子蝕刻(RIE)對此硅氧化物膜進行各向異性蝕刻以在柵電極13的側壁上形成側壁絕緣膜15。
[0062]參照圖1R。使用具有暴露出η型MOS晶體管形成區的開口的抗蝕劑圖案、柵電極13以及側壁絕緣膜15作為掩模，例如，以注入能量8keV注入P直到劑量為1.2 X 1016cm_2，從而形成η型源極/漏極區16η。同時，將雜質注入到η型MOS晶體管形成區中的柵電極13中。
[0063]使用具有暴露P型MOS晶體管形成區的開口的抗蝕劑圖案、柵電極13以及側壁絕緣膜15作為掩模，例如，以注入能量4keV注入B直到劑量為6 X IO15CnT2以形成p型源極/漏極區16p。同時，將雜質注入到P型MOS晶體管形成區的柵電極13中。
[0064]隨后，例如，在1025°C下執行快速熱退火(RTA) O秒，以使注入到硅襯底I中的雜質被激活，并使注入到柵電極13中的雜質擴散。1025°C和O秒的條件能夠令人滿意地將雜質擴散到每個柵電極13的底部(與柵絕緣膜12形成界面)。
[0065]與此相比，在η型MOS晶體管的溝道區中，C防止B的擴散以保持陡峭的雜質分布，而在P型MOS晶體管的溝道區中，As或Sb的擴散如此緩慢，從而得以保持陡峭的雜質分布。
[0066]參照圖1S。例如，通過濺射法形成Co層，并且例如，通過在750°C下執行熱處理形成硅化物層。例如，通過CVD (膜形成溫度為600°C)沉積厚度為50nm的氮化硅膜以形成蝕刻停止膜。例如，通過HDPCVD沉積厚度為500nm的硅氧化物膜以形成層間絕緣膜。
[0067]通過光刻和蝕刻，在層間絕緣膜和蝕刻停止膜中形成接觸孔。W的導電插塞形成在接觸孔中。隨后，根據需要形成上部布線結構。因而，完成了根據對照例的半導體器件。
[0068]下面將描述根據對照例的半導體器件制造方法存在的問題。在執行對照例的制造方法時，發現在η型MOS晶體管形成區中外延生長的硅膜7的表面上形成有很多缺陷。
[0069]圖2Α是示出晶片上的缺陷分布的平面圖，而圖2Β給出了這些缺陷的掃描電子顯微鏡(SEM)照片。如圖2Α所示，在晶片的整個表面上形成了很多(約10，000或更多)缺陷。在測量儀器中發生溢出的部分從缺陷分布圖中被排除。圖2Β給出了三種典型的缺陷。測量出的這些缺陷有10到幾十微米。
[0070]而且，根據對照例的制造方法也沒有產生良好的器件隔離槽10。下面將參照圖3Α至圖3Ε來討論在執行根據對照例的制作方法時出現的這些問題中的因素。下面的討論僅旨在展示一種假設。
[0071]參照圖3Α。圖3Α對應于圖1Ε，示出抗蝕劑圖案RP2已經形成在在氧化物膜(保護膜)5上的狀態。在抗蝕劑圖案RP2形成步驟中，執行純水清洗，且其能在抗蝕劑的開口區域中的保護膜5上導致缺陷(水印)101。此水印101被認為是具有非晶結構的氧化物膜類的材料。
[0072]參照圖3Β。圖3Β對應于圖1F，示出已經完成用于形成P型阱區3ρ的B注入和用于形成P型溝道區4ρ的Ge、C和B注入的狀態。因為離子通過水印101而被注入，水印101被驅使(撞擊(knocked on))進入硅襯底I中，從而靠近硅襯底I的表面形成了氧化物膜類的變質(altered)層 102。
[0073]參照圖3C。圖3C對應于圖1I，示出已經通過DHF處理移除了氧化物膜6且通過TMAH處理蝕刻了硅襯底I的表面的狀態。在執行了用于移除抗蝕劑圖案RP2、移除保護膜
5、移除氧化物膜6以及蝕刻硅襯底I的表面的步驟(這些步驟跟隨于用于離子注入的步驟(如圖3B所示)之后)之后，變質層102不能被完全移除，會保留某些部分未被移除。
[0074]參照圖3D。圖3D對應于圖1J，示出在硅襯底I上已經生長了硅膜7的狀態。在硅膜7中，在變質層102上生長的部分103形成多晶硅并構成了缺陷。
[0075]參照圖3E。圖3E對應于圖1K，示出已經形成器件隔離槽10的狀態。硅襯底I必須在器件隔離槽10形成區中加以蝕刻。然而，在已經形成變質層102的區域中，即使多晶硅膜103被成功蝕刻，蝕刻處理會由于氧化物膜類的變質層102而停止，從而防止了良好的器件隔離槽10的形成。[0076]圖4A和圖4B是在器件隔離槽形成后看到的瑕疵的傳輸電子顯微鏡(TEM)照片。圖4A給出了示出平面結構(planestructure)的照片，而圖4B示出沿著在圖4A中限定的虛線的剖面結構。
[0077]如圖4A所示，已經限定了島狀方形有源區域，并且在有源區域外部已經形成器件隔離槽。器件隔離槽并沒有適當地形成在有缺陷的硅膜生長已經發生的區域(照片的中央區域)。
[0078]圖4B示出沿著在圖4A中限定的虛線存在的含瑕疵區域。在硅襯底111的頂面上會看到變質層112 (顯示為氧化物膜)。多晶硅膜113已經形成在變質層112上。這里，能觀察到的還有形成在多晶硅膜113上的氮化硅膜和其他材料。
[0079]因而，如上所述，根據對照例的半導體器件制造方法會導致在η型MOS晶體管形成區中生長有缺陷的外延膜并形成低劣的器件隔離槽。這些缺陷被認為應歸咎于在抗蝕劑圖案產生期間在保護膜上形成水印而且隨后由于雜質通過水印注入而在靠近半導體襯底的表面形成變質層的工藝。在P型MOS晶體管形成區中尚未遇到過這種問題。
[0080]接著描述根據第一實施例的半導體器件制造方法。圖5Α至圖51是示出根據第一實施例的半導體器件制造方法的主要步驟的示意性剖面。
[0081]首先，執行與針對對照例而在之前參照圖1A到圖1C描述的步驟同樣的步驟，以在硅襯底I中的P型MOS晶體管形成區中形成η型阱區3η和η型溝道區4η。然后，執行與之前參照圖1D描述的步驟同樣的步驟，以移除用于產生η型阱區3η和η型溝道區4η的抗蝕劑圖案RP1，并形成化學氧化物膜(保護膜)5。
[0082]參照圖5Α。用光致抗蝕劑涂覆保護膜5，接著通過曝光、顯影和純水清洗而形成抗蝕劑圖案RP21?？刮g劑圖案RP21具有暴露出η型MOS晶體管形成區的開口。
`[0083]參照圖5Β。使用抗蝕劑圖案RP21作為掩模，通過后文描述的保護膜5將雜質注入到硅襯底I中。例如，以注入能量150keV從四個方向注入B (作為P型雜質)直到劑量為7.5X IO12Cm^2 (總劑量為3X 1013cm_2)以形成P型阱區3p。然后，例如，以注入能量50keV注入Ge直到劑量為5 X 1014cm_2。
[0084]參照圖5C。通過灰化和DHF-SPM-APM處理移除抗蝕劑圖案RP21。通過DHF處理移除保護膜5。通過SPM-APM處理形成化學氧化物膜。進而，執行APM-DHF-HPM處理。在通過DHF處理移除氧化物膜之后，通過HPM處理形成厚度例如為約0.3nm的化學氧化物膜21。
[0085]參照圖用光致抗蝕劑涂覆氧化物膜21，接著通過曝光、顯影和純水清洗而形成具有暴露出η型MOS晶體管形成區的開口的抗蝕劑圖案RP22。
[0086]參照圖5Ε。使用抗蝕劑圖案RP22作為掩模，通過后文描述的氧化物膜21 (使用氧化物膜21作為保護膜)將雜質注入到硅襯底I中。例如，以注入能量3keV注入C直到劑量為3X1014cm_2。在注入C之后，以注入能量2keV注入B (作為P型雜質)直到劑量為3 X IO13CnT2以形成P型溝道區4p。
[0087]參照圖5F。通過SPM-APM處理移除抗蝕劑圖案RP22。作為SPM-APM處理的結果，化學氧化物膜21稍微變厚。
[0088]參照圖5G。執行與針對對照例而在之前參照圖1H描述的步驟同樣的步驟，以通過例如在600°C下執行熱處理150秒來進行結晶化。[0089]參照圖5H。執行與針對對照例而在之前參照圖1I描述的步驟同樣的步驟，以通過DHF處理移除氧化物膜21，并例如通過TMAH處理來將硅襯底的表面蝕刻掉3nm的厚度。
[0090]參照圖51。執行與針對對照例而在之前參照圖1J描述的步驟同樣的步驟，以在硅襯底I上外延生長未摻雜的硅膜7直至厚度例如為30nm。
[0091]隨后，執行與針對對照例而在之前參照圖1K至圖1S描述的步驟同樣的步驟，以在η型MOS晶體管形成區和P型MOS晶體管形成區中形成MOS晶體管，然后形成用于布線結構的上層。因而，形成了根據第一實施例的半導體器件。
[0092]當形成P型溝道區4ρ時，在對照例中Ge、C和B注入步驟是連續執行的(Ge、C和B注入共用一個抗蝕劑圖案)，而在第一實施例中，Ge注入步驟以及C和B注入步驟是分開的(Ge注入與C和B注入使用的是分開的抗蝕劑圖案)。下面將描述為確定這種分開的雜質注入步驟的效果而進行的測試。
[0093]分開進行Ge注入以及C和B注入，并進行結晶化處理。然后，移除氧化物膜和硅襯底的表面，并且外延生長硅膜，接著進行缺陷測量。在此測試中省略了用于形成阱的雜質注入。
[0094]圖6Α是示出晶片上的缺陷分布的平面圖，圖6Β給出了這些缺陷的SEM照片。如圖6Α所示，缺陷的數目遠遠小于連續進行雜質注入步驟的對照例(參閱圖2Α)。該樣品包含36個缺陷。在圖6Β中示出三個缺陷。
[0095]下面描述為核查在每個雜質注入步驟中形成的缺陷而進行的另一測試。在此測試中被核查的樣品包括通過注入所有的Ge、C和B而制備的一個樣品(即，與針對對照例而制備的樣品相同)、通過僅注入C和B而制備的一個樣品、通過僅注入B而制備的一個樣品、通過僅注入Ge而制備的一個樣品、以及通過不進行雜質注入而制備的一個樣品。
[0096]在雜質注入和隨后的結晶化處理之后，移除氧化物膜和硅襯底的表面，并外延生長硅膜，接著進行缺陷測量。在此測試中省略了用于形成阱的雜質注入。這里，在沒有雜質的樣品的情況下，硅膜直接外延生長在硅襯底上。
[0097]圖7是對這些晶片樣品中的缺陷分布進行比較的平面圖。從左往右示出了通過注入Ge、C和B而為對照例制備的樣品、通過僅注入C和B而制備的一個樣品、通過僅注入B而制備的一個樣品、通過僅注入Ge而制備的一個樣品、以及通過不進行雜質注入而制備的一個樣品。這里，針對對照例的缺陷分布與圖2Α中給出的相同。
[0098]通過Ge、C和B注入而制備的對照例的樣品包含了非常大量的缺陷(約10，000或更多)，并且在完成晶片的整個表面的測量之前測量儀器發生了溢出。與此相比，在僅包含C和B的樣品中的缺陷數目是18，在僅包含B的樣品中的缺陷數目是12，而在僅包含Ge的樣品中的缺陷數目是7。
[0099]考慮到在不含雜質的樣品中的缺陷數目是10這一事實，可以認為，與在不含雜質的樣品中一樣有效地在僅包含C和B、僅包含B、或僅包含G的樣品中缺陷形成也得以抑制。這就揭示出對Ge (或Si)注入步驟以及C和B注入步驟分開進行注入對于抑制缺陷形成是有效的。
[0100]人們認為，在根據第一實施例的半導體器件制造方法中，雜質注入步驟的分開注入用于抑制水印的撞擊(knock on)效應，以防止變質層的形成。這對防止在外延膜生長中的缺陷形成等頗有裨益。[0101]下面描述根據第二實施例的半導體器件制造方法。圖8A至圖8D是示出根據第二實施例的半導體器件制造工藝的主要步驟的示意性剖面。
[0102]首先，執行與針對對照例而在之前參照圖1A至圖1C描述的步驟同樣的步驟，以在硅襯底I中的P型MOS晶體管形成區中形成η型阱區3η和η型溝道區4η。
[0103]接著，執行在之前參照圖1D至圖1F描述的步驟同樣的步驟，以在硅襯底I的η型MOS晶體管形成區中形成P型阱區3ρ和P型溝道區4ρ。在第二實施例中，如對照例中一樣，連續執行Ge、C和B注入步驟。
[0104]然后，執行與在之前參照圖1G描述的步驟同樣的步驟，以移除用于產生P型阱區3ρ和P型溝道區4ρ的抗蝕劑圖案RP2。通過為了移除抗蝕劑圖案RP2而執行的SPM-APM處理形成厚度例如為約0.8nm的化學氧化物膜6。
[0105]參照圖8A。執行與針對對照例而在之前參照圖1H描述的步驟同樣的步驟，以通過例如在60(TC下執行熱處理150秒而實現結晶化。
[0106]參照圖SB。在半導體襯底I的表面上，通過化學反應形成化學反應層31，在化學反應層31中，表面原子被從半導體襯底吸取(take in)。例如，在810°C下執行熱氧化以在硅襯底I的表面上生長厚度為3nm的氧化物膜31。優選的是，在例如為750°C到850°C的溫度范圍下執行熱氧化。優選的是，在所謂的ISSG氣氛(由活性氫和氧的混合物組成并且對加速氧化物膜的生長有效)中執行該氧化約10秒到60秒。例如，氧化物膜31的優選厚度為 3nm 到 6nm。
[0107]參照圖SC。執行化學處理以移除化學反應層31并移除半導體襯底I的表面。例如，執行DHF處理以移除氧化物膜31，進而，在65°C下執行APM處理以將硅襯底I的表面蝕刻掉例如3nm的厚度。這里，能夠通過TMAH處理而不是APM處理來移除硅襯底的表面。
[0108]參照圖8D。執行與針對對照例而在之前參照圖1J描述的步驟同樣的步驟，以在硅襯底I上外延生長未摻雜的硅膜7直至厚度例如為30nm。
[0109]此后，執行與針對對照例而在之前參照圖1K到圖1S描述的步驟同樣的步驟，以在η型MOS晶體管形成區和P型MOS晶體管形成區中形成MOS晶體管，然后形成用于布線結構的上層。因而，形成根據第二實施例的半導體器件。
[0110]該第二實施例包含用于形成化學反應層的步驟，在該化學反應層中，表面原子被從半導體襯底吸取。下面將描述為確定這種化學反應層的效果而進行的測試。
[0111]在執行Ge、C和B注入、結晶化處理以及作為化學反應層的氧化物膜的形成之后，執行化學處理以移除化學反應層并移除襯底的表面，并且外延生長硅膜，接著進行缺陷測量。在此測試中省略了用于形成阱的雜質注入。
[0112]圖9Α是示出晶片上的缺陷分布的平面圖，圖9Β給出了這些缺陷的掃描電子顯微鏡(SEM)照片。如圖9Α所示，缺陷數目遠遠小于沒有形成化學反應層的對照例(參閱圖2Α)。該樣品包含有24個缺陷。圖2Β中示出了三個缺陷。
[0113]可以認為，在根據第二實施例的半導體器件制造方法中，形成化學反應層以對形成在半導體襯底的表面上的變質層進行吸取，而且當移除化學反應層和襯底的表面時有效移除了變質層。這將對在外延生長的半導體層中防止缺陷形成等頗有裨益。
[0114]在第一實施例中，針對Ge注入和C/B注入使用分開的掩模，可能會需要比對照例更大的制造成本，因為額外的掩模步驟是必要的，而第二實施例包含與對照例中同樣的掩模步驟，因而不需要增加制造成本。因此，從防止掩模步驟數量增加的角度來看，第二實施例是優選的。
[0115]在前述第二實施例中，執行化學處理以移除化學反應層并移除襯底的表面。作為第二實施例的改型，可執行干蝕刻來移除化學反應層并移除襯底的表面。
[0116]下面描述根據第三實施例的半導體器件制造方法。圖1OA至圖1OC是示出根據第三實施例的半導體器件制造工藝的主要步驟的示意性剖面。
[0117]首先，執行與第二實施例同樣的流程一直到形成P型阱區3p和P型溝道區4p以及移除抗蝕劑圖案RP2的步驟。作為為了移除抗蝕劑圖案RP2而設計的SPM-APM處理的結果，形成厚度例如為約0.8nm的化學氧化物膜6。
[0118]參照圖10A。執行與針對第二實施例而在之前參照圖8A (或，與針對對照例而在之前參照圖1H)描述的步驟同樣的步驟，以通過例如在600°C下執行熱處理150秒而實現結晶化。
[0119]參照圖10B。執行干蝕刻以移除氧化物膜6，進而，將硅襯底I的表面蝕刻掉例如7nm的厚度。此干蝕刻優選地使用能夠以大致同樣的速率蝕刻硅氧化物和硅的蝕刻氣體，而所使用的氣體優選地包含從例如由SF6、CF4, CHF3以及NF3組成的群組中選擇的至少一種。蝕刻氣體優選不含O2。
[0120]例如，用于蝕刻步驟的條件可以如下:條件的第一示例設定包括:壓力為5mTorr至20mTorr，最大功率為300W至500W，偏置(bias)功率為50W至100W，蝕刻氣體為CF4 (流量為IOOsccm)，處理時間長度為5秒至10秒。這里，可以將He (流量為200sccm)添加至蝕刻氣體。條件的第二示例設定包括:壓力為2mTorr至IOmTorr,最大功率為300W至500W，偏置功率為50W至100W，蝕刻氣體為SF6 (流量為5sccm至15sccm)和CF4 (流量為50sccm至IOOsccm),處理時間長度為5秒至10秒。這里,可以將N2 (流量為20sccm)添加至蝕刻氣體。
[0121]參照圖10C。執行與針對第二實施例而在之前參照圖8D (或者與針對對照例而在之前參照圖1J)描述的步驟同樣的步驟，以在硅襯底I上外延生長厚度例如為30nm的未摻雜的硅膜7。
[0122]接著，執行與針對對照例而在之前參照圖1K至圖1S描述的步驟同樣的步驟，以在η型MOS晶體管形成區和P型MOS晶體管形成區中形成MOS晶體管，然后形成用于布線結構的上層。因而，形成了根據第三實施例的半導體器件。
[0123]在對照例中，在生長硅膜之前，通過DHF處理移除氧化物膜，并通過TMAH處理移除硅襯底的表面。在第三實施例中，在生長硅膜之前，通過干蝕刻執行移除氧化物膜和移除襯底的表面這兩者。下面描述為確定干蝕刻的效果而進行的測試。
[0124]在執行Ge、C和B注入和隨后的結晶化處理之后，通過干蝕刻執行氧化物膜的移除和襯底表面的移除，并且外延生長硅膜，接著進行缺陷測量。在此測試中省略了用于形成阱的雜質注入。
[0125]圖11是示出晶片上的缺陷分布的平面圖。缺陷數目遠遠小于執行化學處理來移除氧化物膜和移除硅襯底表面的對照例中的數目(參閱圖2A)。該樣品包含179個缺陷。
[0126]可以認為，在根據第三實施例的半導體器件制造方法中，當進行干蝕刻以移除氧化物膜和移除半導體襯底的表面時，有效移除了變質層。這對防止在外延生長的半導體層中的缺陷形成等頗有裨益。
[0127]為了進一步改進根據第三實施例的半導體器件制造方法這一目標而進行了探索。通過使用在生長硅膜之前用于移除氧化物膜和移除硅襯底表面的不同方法，制備多個樣
品O
[0128]為制備樣品SI，通過干蝕刻(蝕刻氣體CF4)執行在硅膜生長步驟之前的氧化物膜移除和硅襯底表面移除這兩個步驟，并且在這么做的時候，從硅襯底移除了 7nm厚的表面層。樣品SI代表第三實施例。
[0129]此外，樣品S2代表對照例，其通過DHF處理和TMAH處理執行在硅膜生長步驟之前的氧化物膜移除和硅襯底表面移除而制備，并且在這么做的時候，從硅襯底移除了 3nm厚的表面層。樣品S3通過進行DHF處理和APM處理并從硅襯底移除了 3nm的表面層而制備，而樣品S4通過進行DHF處理和APM處理并從硅襯底移除6nm的表面層而制備。
[0130]圖12A和圖12B分別示出B和O沿樣品深度方向的濃度分布。在硅膜生長步驟之前首先執行移除氧化物膜和移除硅襯底表面，然后再生長硅膜，接著測量B和O的濃度。通過二次離子質譜分析(secondary ion mass analysis, SIMS)來進行濃度測量。
[0131]如圖12A所示，在硅膜生長步驟之前，B濃度曲線在襯底表面附近具有峰值(深度為約30nm)。代表第三實施例的樣品SI中B的濃度稍微低于代表對照例的樣品S2至S4。這就揭示了在代表第三實施例的樣品的情況下從襯底移除了過厚的表面層(從硅襯底移除了 7nm厚的表面層)。
[0132]如圖12B所示，在硅膜生長步驟之前，O的濃度曲線也在襯底表面附近具有峰值(深度為約30nm)。O的濃度峰值被認為能夠歸因于在雜質注入和其他步驟中氧原子被撞擊進入硅襯底中。
[0133]代表第三實施例的樣品SI中的O濃度稍微高于代表對照例的樣品S2至S4。對于第三實施例，在硅膜生長步驟之前執行用于移除氧化物膜和移除硅襯底表面的干蝕刻，用于抑制在生長的硅膜中的缺陷形成，但雖然蝕刻氣體中不含氧，卻看到O的濃度有增加。通過使用下文描述的改進的用于操作干蝕刻裝置的流程，能夠防止O濃度的這種增加。
[0134]圖13給出了示意性示出用于操作干蝕刻裝置的改進流程的流程圖。在待機(stand-by)狀態STO之后，執行干洗步驟STl以清洗干蝕刻裝置的腔室。
[0135]干洗步驟STl包括兩輪干洗。第一輪干洗使用SF6或NF3以移除含Si的殘留物。第二輪干洗使用O2等離子體以移除含C的殘留物。
[0136]在干洗步驟STl之后，執行惰性氣體清理步驟ST2。例如，N2被用作惰性氣體。
[0137]在惰性氣體凈化步驟(inert gas purge step) ST2之后,待處理的晶片被送入干蝕刻裝置的腔室中并經歷干蝕刻步驟ST3。改進的流程包括額外的惰性氣體凈化步驟ST2。在原始流程中，在干洗步驟STl之后，正在處理的晶片被直接送入經歷干蝕刻步驟ST3的腔室。
[0138]干洗步驟STl使用氧等離子體以移除基于C的殘留物，讓氧殘留物留在腔室中。如果在存在氧殘留物時進行干蝕刻步驟ST3，則氧會通過干蝕刻而被撞擊進入硅襯底中。
[0139]在改進的流程中，惰性氣體凈化步驟ST2被插入干洗步驟STl與干蝕刻步驟ST3之間。這允許干蝕刻步驟ST3的氣氛不再含氧，因此而防止通過干蝕刻造成氧被撞擊。
[0140]如上所述，干蝕刻步驟ST3能夠使用含有從例如由SF6、CF4, CHF3和NF3組成的群組中選擇的至少一種的氣體。優選的是蝕刻氣體不含02。蝕刻氣體中沒有氧，能夠防止通過干蝕刻造成的氧的撞擊。
[0141]晶片釋放步驟ST4跟在干蝕刻步驟ST3之后。執行等離子體處理以將晶片從靜電吸盤拆下來。在原流程中已將氧等離子體用于釋放步驟ST4。氧等離子體處理能夠起到將氧撞擊進入硅襯底中的作用。
[0142]在改進的流程中，將惰性氣體等離子體(例如Ar等離子體)用于釋放步驟ST4。這是為了防止在釋放步驟ST4中通過等離子體處理造成的氧的撞擊。
[0143]在釋放步驟ST4之后，干蝕刻后的晶片被送出腔室。在將晶片取出后，腔室再次經歷干洗步驟ST1。隨后，執行惰性氣體凈化步驟ST2，并饋送下一個待處理晶片以經歷干蝕刻步驟ST3。重復進行該工藝。
[0144]根據第三實施例的改型而制備樣品，其中從硅襯底移除的表面層只有5nm的厚度而不是7nm，從而防止B濃度的顯著增加，并采用前述用于操作干蝕刻裝置的改進流程來防止O濃度的顯著增加。
[0145]圖14A和圖14B示出C、O、B、Ge和Si沿根據第三實施例的改型獲得的樣品的深度方向的濃度分布。Ge濃度覆蓋72Ge和74Ge這兩種同位素。圖14A和圖14B給出了在硅膜生長步驟之前當分別僅用CF4以及使用SF6和CF4的混合物作為蝕刻氣體用于干蝕刻步驟時所獲得的分布。
[0146]對于這兩種蝕刻氣體，B濃度峰值高于而O濃度峰值低于針對第三實施例而在圖12A和圖12B中示出的那些樣品(從硅襯底移除了 7nm厚的表面層，并通過原流程進行干蝕刻)。
[0147]這樣，通過調節在硅膜生長之前的干蝕刻步驟中待從硅襯底移除的表面層的厚度和通過使用該步驟中用于操作干蝕刻裝置的改進流程，能夠獲得B、O和其他物質的優選濃度分布。這里，能夠基于特定產品的要求根據經驗(empirically)確定待從娃襯底移除的表面層的最佳厚度。
[0148]接下來描述根據第四實施例的半導體器件制造方法。根據第四實施例的制造方法是根據第一和第二實施例的那些方法的結合。具體而言，雜質注入步驟如第一實施例那樣是分開進行的，而化學反應層如第二實施例那樣形成，隨后移除化學反應層和半導體襯底的表面。
[0149]首先，執行與第一實施例相同的流程直到在圖5G中示出的結晶化處理步驟。然后，通過與第二實施例中同樣的流程(如圖8B所示)形成化學反應層。執行化學反應層的移除和襯底表面的移除(如圖8C所示)。根據第二實施例執行剩下的步驟以生長硅膜，因此而提供半導體器件。
[0150]第五實施例可以示出為第一和第三實施例的結合。具體而言，在第五實施例中，雜質注入步驟如第一實施例那樣是分開進行的，并且如第三實施例那樣通過干蝕刻執行化學反應層的移除和半導體襯底表面的移除。
[0151]因而，如上所述，通過采用根據第一至第五實施例的方法，能夠解決因使用形成在保護膜上的抗蝕劑圖案作為掩模將雜質離子注入到半導體襯底中而導致的問題。例如，在雜質離子注入之后，能夠更容易地執行在半導體襯底的表面上外延生長半導體層。
[0152]本文列舉的全部示例和條件性語言旨在用于教示目的，以幫助讀者理解本發明以及發明人為了促進技術而貢獻的概念，并應解釋為不限于這些具體列舉的示例和條件，說明書中這些示例的組織也不是為了顯示本發明的優劣。盡管已經詳細描述了本發明的實施例，但應理解在不背離本發明的精神和范圍的情況下可作出各種變化、替換以及更改。
【權利要求】
1.一種半導體器件制造方法，包括: 在半導體襯底上形成保護膜； 在所述保護膜上形成第一抗蝕劑圖案； 使用所述第一抗蝕劑圖案作為掩模，將第一雜質離子注入到所述半導體襯底中； 移除所述第一抗蝕劑圖案； 在移除所述第一抗蝕劑圖案之后，在所述半導體襯底的表面上形成通過化學反應從所述半導體襯底吸取表面原子的化學反應層； 在形成所述化學反應層之后，移除形成在所述半導體襯底上的所述化學反應層并移除所述半導體襯底的表面；以及 在移除所述半導體襯底的表面之后，在所述半導體襯底的表面上外延生長半導體層。
2.根據權利要求1所述的半導體器件制造方法，其中移除所述半導體襯底的表面是通過化學處理實施的。
3.根據權利要求1所述的半導體器件制造方法，其中移除所述半導體襯底的表面是通過干蝕刻實施的。
4.根據權利要求1所 述的半導體器件制造方法，其中注入所述第一雜質離子包括注入鍺或硅，并且隨后注入碳。
5.根據權利要求4所述的半導體器件制造方法，還包括在注入碳之后，將硼注入到所述半導體襯底中。
6.根據權利要求1所述的半導體器件制造方法，其中 形成所述化學反應層包括: 執行熱處理；以及 在執行所述熱處理之后氧化所述半導體襯底的表面，以及其中 移除所述化學反應層包括移除通過氧化而形成在所述半導體襯底上的氧化物膜。
7.一種半導體器件制造方法，包括: 在半導體襯底上形成保護膜； 在所述保護膜上形成第一抗蝕劑圖案； 使用所述第一抗蝕劑圖案作為掩模，將第一雜質離子注入到所述半導體襯底中； 移除所述第一抗蝕劑圖案； 在移除所述第一抗蝕劑圖案之后，形成第二抗蝕劑圖案； 使用所述第二抗蝕劑圖案作為掩模，將第二雜質離子注入所述半導體襯底中； 移除所述第二抗蝕劑圖案；以及 在移除所述第二抗蝕劑圖案之后，在所述半導體襯底的表面上外延生長半導體層。
8.根據權利要求7所述的半導體器件制造方法，還包括在移除所述第二抗蝕劑圖案之后，移除所述半導體襯底上的氧化物膜并移除所述半導體襯底的表面。
9.根據權利要求7所述的半導體器件制造方法，還包括: 在移除所述第二抗蝕劑圖案之后，在所述半導體襯底的表面上形成通過化學反應從所述半導體襯底吸取表面原子的化學反應層；以及 在形成所述化學反應層之后，移除形成在所述半導體襯底上的所述化學反應層并移除所述半導體襯底的表面。
10.根據權利要求9所述的半導體器件制造方法，其中移除所述半導體襯底的表面是通過化學處理實施的。
11.根據權利要求9所述的半導體器件制造方法，其中移除所述半導體襯底的表面是通過干蝕刻實施的。
12.根據權利要求9所述的半導體器件制造方法，其中， 形成所述化學反應層包括: 執行熱處理；以及 在執行所述熱處理之后，氧化所述半導體襯底的表面，以及其中 移除所述化學反應層包括移除通過氧化而形成在所述半導體襯底上的氧化物膜。
13.根據權利要求7所述的半導體器件制造方法，其中所述第一雜質離子是鍺或硅。
14.根據權利要求7所述的半導體器件制造方法，其中所述第二雜質離子是碳。
15.根據權利要求14所述的半導體器件制造方法，還包括在注入所述第二雜質離子之后，將硼注入到所述半導體襯底中。
16.一種半導體器件制造方法，包括: 在半導體襯底上形成保護膜； 在所述保護膜上形成第一抗蝕劑圖案；` 使用所述第一抗蝕劑圖案作為掩模，將第一雜質離子注入到所述半導體襯底中； 移除所述第一抗蝕劑圖案； 在移除所述第一抗蝕劑圖案之后，通過干蝕刻移除所述半導體襯底上的氧化物膜并移除所述半導體襯底的表面；以及 在移除所述半導體襯底的表面之后，在所述半導體襯底的表面上外延生長半導體層。
17.根據權利要求16所述的半導體器件制造方法，其中注入所述第一雜質離子包括注入鍺或硅，并且隨后注入碳。
18.根據權利要求17所述的半導體器件制造方法，還包括在注入碳之后，將硼注入到所述半導體襯底中。
19.根據權利要求16所述的半導體器件制造方法，其中通過干蝕刻移除所述半導體襯底上的所述氧化物膜并移除所述半導體襯底的表面包括操作干蝕刻裝置，并且操作干蝕刻裝置包括: 清洗腔室，包括氧等離子體處理； 在清洗之后，利用惰性氣體凈化所述腔室； 在利用惰性氣體凈化所述腔室之后，將所述半導體襯底送入所述腔室中；以及 通過干蝕刻移除所述半導體襯底上的氧化物膜并移除所述半導體襯底的表面。
20.根據權利要求19所述的半導體器件制造方法，其中，在通過干蝕刻移除所述半導體襯底上的氧化物膜并移除所述半導體襯底的表面期間，由靜電吸盤承載所述半導體襯底，并且在通過干蝕刻移除所述半導體襯底上的氧化物膜并移除所述半導體襯底的表面之后，通過使用惰性氣體等離子體釋放所述半導體襯底，并將所述半導體襯底送出所述腔室。
【文檔編號】H01L21/027GK103632925SQ201310366037
【公開日】2014年3月12日 申請日期:2013年8月21日 優先權日:2012年8月21日
【發明者】王純志, 寺原政德 申請人:富士通半導體股份有限公司