包括過孔結構的集成電路器件及其制造方法
【專利摘要】提供了集成電路器件。該集成電路器件可以包括過孔結構，過孔結構包括導電插塞、與導電插塞隔開的導電阻擋層、以及導電插塞和導電阻擋層之間的絕緣層。還提供了形成集成電路器件的相關方法。
【專利說明】包括過孔結構的集成電路器件及其制造方法
[0001]相關申請的交叉引用
[0002]本申請要求2012年9月12日向韓國知識產權局遞交的韓國專利申請10-2012-0101147的優先權，其整體公開一并于此以作參考。
【技術領域】
[0003]本公開涉及集成電路器件及形成集成電路器件的方法。
【背景技術】
[0004]針對集成電路器件，可以實現三維(3D)封裝，3D封裝包括在單個半導體封裝上安裝的多個半導體芯片。因此，用于形成穿過襯底或管芯的豎直電連接的貫穿硅過孔(TSV)技術可能是有利的。然而，包括銅(Cu)接觸插塞的TSV結構中的Cu擴散可能導致3D封裝的性能和可靠性問題。

【發明內容】

[0005]本發明構思的多種實施例提供了一種集成電路器件。該集成電路器件可以包括半導體結構和半導體結構中的貫穿硅過孔(TSV)結構。TSV結構可以包括:導電插塞；與導電插塞隔開且圍繞導電插塞的導電阻擋膜；以及導電插塞和導電阻擋膜之間的絕緣薄膜。在一些實施例中，導電插塞可以包括第一金屬，而導電阻擋膜可以包括不同于第一金屬的第二金屬。在一些實施例中，該集成電路器件還可以包括半導體結構和導電阻擋膜之間的過孔絕緣膜。絕緣薄膜可以包括第一厚度，且過孔絕緣膜可以包括比第一厚度厚的第二厚度。
[0006]根據多種實施例，該集成電路器件可以包括半導體結構的表面上的導電層，所述導電層接觸導電插塞的端部以及導電阻擋膜的端部。導電插塞的所述端部可以包括導電插塞的第一端。導電阻擋膜的所述端部可以包括導電阻擋膜的第一端。所述表面可以包括第一表面。導電層可以包括第一表面上的第一導電層。該集成電路器件可以包括:半導體結構的與第一表面相反的第二表面上的第二導電層，所述第二導電層接觸導電插塞的第二端以及導電阻擋膜的第二端。導電插塞和導電阻擋膜可以被配置為經由第一導電層和第二導電層彼此電連接，使得導電插塞和導電阻擋膜共享等電勢狀態。
[0007]在多種實施例中，導電阻擋膜可以沿TSV結構的縱向方向包括實質上均勻的厚度。在一些實施例中，絕緣薄膜可以沿TSV結構的縱向方向包括實質上均勻的厚度。導電阻擋膜可以包括第一導電阻擋膜。導電插塞可以包括半導體結構中被絕緣薄膜圍繞的金屬插塞，并可以包括金屬插塞和絕緣薄膜之間圍繞金屬插塞的第二導電阻擋膜。第一導電阻擋膜可以沿TSV結構的縱向方向包括實質上均勻的厚度。第二導電阻擋膜可以沿TSV結構的縱向方向包括可變厚度。
[0008]根據多種實施例，半導體結構可以包括半導體襯底以及半導體襯底上的層間絕緣膜。此外，導電插塞、絕緣薄膜和導電阻擋膜各自可以在半導體襯底和層間絕緣膜中延伸。在一些實施例中，半導體結構可以包括半導體襯底、半導體襯底上的層間絕緣膜以及層間絕緣膜上的金屬間絕緣膜。導電插塞、絕緣薄膜和導電阻擋膜各自可以在半導體襯底、層間絕緣膜和金屬間絕緣膜中延伸。
[0009]根據多種實施例，一種集成電路器件可以包括封裝襯底，封裝襯底包括連接端子。該集成電路器件可以包括封裝襯底上的至少一個半導體芯片，半導體芯片包括半導體襯底和半導體襯底中的貫穿硅過孔(TSV)結構。TSV結構可以包括:與連接端子相連的導電插塞；與導電插塞隔開的導電阻擋膜，所述導電阻擋膜圍繞導電插塞，并連接到連接端子；以及導電插塞和導電阻擋膜之間的絕緣薄膜。在一些實施例中，所述至少一個半導體芯片可以包括半導體襯底上的多個導電層。導電插塞和導電阻擋膜可以被配置為經由所述多個導電層中的至少一個導電層彼此電連接，使得導電插塞和導電阻擋膜共享等電勢狀態。
[0010]根據多種實施例，該集成電路器件可以包括封裝襯底和所述至少一個半導體芯片之間的導電層。導電層可以被配置為將封裝襯底電連接到所述至少一個半導體芯片。導電插塞和導電阻擋膜可以被配置為經由導電層彼此電連接，使得導電插塞和導電阻擋膜共享等電勢狀態。在一些實施例中，導電層可以包括焊料凸塊。
[0011]根據多種實施例，制造集成電路器件的方法可以包括在半導體結構中形成過孔。該方法可以包括在過孔的內壁上形成過孔絕緣膜。該方法可以包括在過孔中在過孔絕緣膜上形成導電阻擋膜。該方法可以包括在過孔中在導電阻擋膜上形成絕緣薄膜。此外，該方法可以包括在過孔中在絕緣薄膜上形成與導電阻擋膜隔開的導電插塞。在一些實施例中，過孔絕緣膜在過孔中可以包括第一厚度。絕緣薄膜在過孔中可以包括比第一厚度薄的第二厚度。在一些實施例中，導電阻擋膜可以沿過孔的縱向方向包括實質上均勻的厚度。在一些實施例中，絕緣薄膜可以沿過孔的縱向方向包括實質上均勻的厚度。
[0012]根據多種實施例，導電阻擋膜可以包括第一導電阻擋膜。此外，形成導電插塞可以包括:在過孔中在絕緣薄膜上形成第二導電阻擋膜；以及在過孔中在第二導電阻擋膜上形成金屬插塞。在一些實施例中，第二導電阻擋膜與過孔的第一端相鄰的部分可以包括第一厚度，所述第一厚度厚于第二導電阻擋膜與過孔的第二端相鄰的部分的第二厚度。
[0013]根據多種實施例，制造集成電路器件的方法可以包括在半導體襯底中形成過孔。該方法可以包括在過孔的內壁上形成過孔絕緣膜。該方法可以包括在過孔中在過孔絕緣膜上形成貫穿硅過孔(TSV)結構。TSV結構可以包括:導電插塞、與導電插塞隔開且圍繞導電插塞的導電阻擋膜、以及導電插塞和導電阻擋膜之間的絕緣薄膜。此外，該方法可以包括在TSV結構的一側形成從導電插塞的端部延伸到導電阻擋膜的端部的導電層。在一些實施例中，形成TSV結構可以包括:將絕緣薄膜形成為具有第一厚度，所述第一厚度薄于過孔絕緣膜的第二厚度。
[0014]根據多種實施例，一種集成電路器件可以包括半導體結構，半導體結構包括第一部分和第二部分。該集成電路器件可以包括半導體結構的第一部分和第二部分之間的過孔結構。過孔結構可以包括:導電插塞、與導電插塞隔開的導電阻擋層以及導電插塞和導電阻擋層之間的絕緣層。在一些實施例中，該集成電路器件可以包括導電插塞的端部以及導電阻擋層的端部上的導電層。導電層可以從半導體結構的第一部分的表面延伸到半導體結構的第二部分的表面。此外，半導體結構的第一部分的表面、半導體結構的第二部分的表面、導電插塞的端部以及導電阻擋層的端部可以實質上共面。
[0015]根據多種實施例，過孔結構可以包括貫穿硅過孔結構。導電阻擋層可以包括第一導電阻擋層。導電插塞可包括金屬插塞以及絕緣層和金屬插塞之間的第二導電阻擋層。此夕卜，第二導電阻擋層可以包括非均勻厚度。
【專利附圖】

【附圖說明】
[0016]結合附圖和相應的詳細描述，本公開的上述及其他特征和優點將變得更加清楚。
[0017]圖1A是示出了根據一些實施例的集成電路器件的截面圖；
[0018]圖1B是示出了根據一些實施例的集成電路器件的截面圖；
[0019]圖2是示出了根據一些實施例的制造集成電路器件的方法的流程圖；
[0020]圖3是示出了根據一些實施例的制造集成電路器件的方法的流程圖；
[0021]圖4A至4N是根據工藝順序依次示出的截面圖，它們示出了根據一些實施例的制造集成電路器件的方法；
[0022]圖5-9是示出了根據一些實施例的集成電路器件的截面圖；
[0023]圖1OA至IOK是示出了根據一些實施例的制造集成電路器件的方法的截面圖；
[0024]圖11和12是示出了根據一些實施例的集成電路器件的截面圖；
[0025]圖13是示出了根據一些實施例的集成電路器件的平面圖；以及
[0026]圖14是示出了根據一些實施例的集成電路器件的方框圖。
【具體實施方式】
[0027]以下參照附圖描述示例實施例。不脫離本公開的精神和教導，許多不同形式和實施例是可行的，因此本公開不應解釋為受限于在此所述的示例實施例。事實上，提供這些示例實施例是為了使得本公開充分和完整，并向本領域技術人員傳達本公開的范圍。在附圖中，為了清楚起見，可能放大了層和區域的尺寸和相對尺寸。貫穿說明書，相同的附圖標記表不相同的部件。
[0028]在此使用的術語僅僅是為了描述具體實施例的目的，而不是要限制實施例。在此使用的單數形式“一(個)”、“該”也應包括多數形式，除非上下文另外明確指出。還應理解，術語“包括”和/或“包含”在本說明書中使用時，表明所述特征、步驟、操作、元件和/或部件的存在，但是并不排除一個或多個其他特征、步驟、操作、元件、部件和/或其組合的存在。
[0029]應理解，當一部件被稱作與另一部件“耦合”、“連接”，或“響應于”另一部件，或在另一部件“上”時，該部件可以直接與該另一部件耦合、連接，或直接響應于該另一部件，或直接在該另一部件上，或者也可以存在居中部件。相反，當一部件被稱作與另一部件“直接耦合”、“直接連接”，或“直接響應于”另一部件，或“直接”在另一部件“上”時，則不存在居中部件。在此所使用的術語“和/或”包括相關所列項中一個或多個的任意及所有組合。
[0030]應理解，盡管在此可能使用術語“第一”、“第二”等來描述不同部件，但是這些部件不應受限于這些術語。這些術語僅僅用來彼此區分部件。因此，“第一”部件可以稱作“第二”部件，而不會脫離實施例的教導。
[0031]在此可能使用空間相對術語如“下方”、“之下”、“下”、“上方”、“上”等，以便于描述一個部件或特征相對于另一部件或特征在附圖中示出的關系。應理解，空間相對術語應包括器件在使用或操作時除了附圖中所示取向之外的不同取向。例如，如果將附圖中的器件翻轉，則描述為在其他部件或特征“之下”或“下方”的部件將取向為在所述其他部件或特征“上方”。因此，示例性術語“之下”可以包括之上和之下兩種取向。器件也可以按其他方式取向(旋轉90度或者其他取向)，并且在此使用的空間相對描述語言可以相應地解釋。
[0032]在此參照截面圖，描述本公開的示例實施例，這些截面圖是示例實施例的理想化實施例(以及中間結構)的示意圖示。于是，可以預見到例如由于制造技術和/或公差而造成的與圖示形狀的偏離。因此，本公開的示例實施例不應解釋為受限于在此圖示的區域的具體形狀，而應包括例如由于制造而造成的形狀偏離。例如，圖示為矩形的注入區可能具有圓滑或彎曲特征，和/或在其邊緣處可能具有注入濃度的梯度，而不是從注入區到非注入區的二元變化。同樣，通過注入形成的埋入區可能導致在該埋入區與用來進行注入的表面之間的區域中存在一些注入。因此，附圖中圖示的區域本質上是示意性的，它們的形狀不是要圖示器件中區域的實際形狀，也不是要限制示例實施例的范圍。
[0033]除非另外定義，在此所使用的所有術語具有本公開所屬領域的普通技術人員通常所理解的含義。還應理解，術語，如在常用字典中定義的術語，應解釋為具有其在相關領域和/或本說明書的上下文中的含義相一致的含義，而不應按理想化或過于刻板的方式來解釋，除非在此明確如此定義。
[0034]圖1A是示出了根據一些實施例的集成電路器件IOA的截面圖。該集成電路器件IOA可以包括半導體結構20，以及經由半導體結構20中形成的過孔22而穿過半導體結構20的貫穿硅過孔(TSV)結構30A。
[0035]TSV結構30A可以包括導電插塞32，以及圍繞導電插塞32且通過之間的間隔與導電插塞32隔開的第一導電阻擋膜34。絕緣薄膜36可以設置在導電插塞32與第一導電阻擋膜34之間。
[0036]導電插塞32可以包括穿過半導體結構20的金屬插塞32A，以及圍繞金屬插塞32A的外側壁且穿過半導體結構20的第二導電阻擋膜32B。第二導電阻擋膜32B可以設置在金屬插塞32A與絕緣薄膜36之間。在一些實施例中，第二導電阻擋膜32B可以省略，且金屬插塞32A可以直接接觸絕緣薄膜36。
[0037]金屬插塞32A可以包括第一金屬,第一導電阻擋膜34和第二導電阻擋膜32B各自均可以包括與第一金屬不同的金屬。
[0038]在一些實施例中，金屬插塞32A可以包括銅(Cu)或鎢(W)。例如，金屬插塞32A可以包括 Cu、銅-錫(CuSn)、銅-鎂(CuMg)、銅-鎳(CuNi)、銅-鋅(CuZn)、銅-鈀(CuPd)、銅-金(CuAu)、銅-錸(CuRe)、Cuff, W或W合金，但不限于此。
[0039]圍繞金屬插塞32A側壁的第二導電阻擋膜32B可以是單層或多層膜，包括從W、氮化鎢(WN)、碳化鎢(WC)、鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、釕(Ru)、鈷(Co)、錳(Mn)、鎳(Ni)和硼化鎳(NiB)中選擇的至少一種材料。在一些實施例中，第二導電阻擋膜32B可以使用物理氣相沉積(PVD)工藝或化學氣相沉積(CVD)工藝來形成。在其他實施例中，第二導電阻擋膜32B可以使用原子層沉積(ALD)工藝來形成。
[0040]在一些實施例中，第二導電阻擋膜32B可以沿TSV結構30A的縱向方向具有均勻的厚度。在此，TSV結構30A的縱向方向是指從半導體結構20的第一表面20T到與第一表面20T相反的第二表面20B的最短長度的方向。在本申請中，表述“過孔22的縱向方向”和“TSV結構30A的縱向方向”具有相同的含義。[0041]第一導電阻擋膜34可以是具有相對低的互連線電阻的導電層。例如，第一導電阻擋膜34可以是單層或多層膜，包括從W、WN、T1、TiN、Ta、TaN和Ru中選擇的至少一種材料。例如，第一導電阻擋膜34可以是由TaN/W、TiN/W或WN/W形成的多層膜。第一導電阻擋膜34可以具有約50至約1000埃(A)的厚度。在一些實施例中，第一導電阻擋膜34可以沿TSV結構30A的縱向方向具有均勻的厚度。第一導電阻擋膜34可以使用ALD工藝或CVD工藝來形成。
[0042]絕緣薄膜36可以具有圍繞導電插塞32的柱狀結構。絕緣薄膜36可以是氧化物膜、氮化物膜、絕緣金屬氧化物膜、高介電常數膜、聚合物或其組合。絕緣薄膜36可以是沿TSV結構30A的縱向方向具有均勻厚度的高密度薄膜。例如，絕緣薄膜36可以是執行ALD工藝而形成的薄膜。
[0043]絕緣薄膜36可以是介電常數高于氧化硅膜的高介電常數膜。例如，絕緣薄膜36可以具有約10至約25的介電常數。在一些實施例中，絕緣薄膜36可以包括從氧化鉿(HfO)、氧化鉿娃(HfSiON)、氮氧化鉿(HfON)、氮氧化鉿娃(HfSiON)、氧化鑭(LaO)、氧化鑭鋁(LaAlO)、氧化鋯(ZrO)氧化鋯硅(ZrSiO)、氮氧化鋯(ZrON)、氮氧化鋯硅(ZrSiON)、氧化鉭(TaO)、氧化鈦(TiO)、氧化鋇鍶鈦(BaSrTiO)、氧化鋇鈦(BaTiO)、氧化鍶鈦(SrTiO)、氧化宇乙(YO)、氧化招(AlO)和氧化鉛鈧鉭(PbScTaO)中選擇的至少一種材料。
[0044]集成電路器件IOA還可以包括設置在半導體結構20與第一導電阻擋膜34之間的過孔絕緣膜40。過孔絕緣膜40可以將半導體結構20與TSV結構30A相分離。
[0045]過孔絕緣膜40可以是氧化物膜、氮化物膜、碳化物膜、聚合物或其組合。在一些實施例中，可以使用CVD工藝來形成過孔絕緣膜40。過孔絕緣膜40可以形成為具有約500至約2500 A的厚度。
[0046]絕緣薄膜36可以與過孔絕緣膜40隔開，第一導電阻擋膜34設于它們之間。為了最小化/降低TSV結構30A的電阻，絕緣薄膜36可以形成為具有盡可能小的厚度。在一些實施例中，絕緣薄膜36的厚度可以小于過孔絕緣膜40的厚度。在一些實施例中，絕緣薄膜36可以具有約50至約丨000 A的厚度。
[0047]與導電插塞32的端部32T和第一導電阻擋膜34的端部34T接觸的第一導電層52可以形成在半導體結構20的第一表面20T上。與導電插塞32的另一端32L和第一導電阻擋膜34的另一端34L接觸的第二導電層54可以形成在半導體結構20的第二表面20B上。導電插塞32和第一導電阻擋膜34可以經由第一導電層52和第二導電層54彼此電連接，使得當向TSV結構30A施加電壓時，導電插塞32和第一導電阻擋膜34彼此具有等電勢狀態。
[0048]第一導電層52和第二導電層54均可包括金屬。因為導電插塞32和第一導電阻擋膜34都連接到第一導電層52和第二導電層54，所以由第一導電層52和第二導電層54中任意導電層向導電插塞32供應的電壓可以同時供應給第一導電阻擋膜34,從而導電插塞32和第一導電阻擋膜34可以處于等電勢狀態。例如，當導電插塞32包括由于電勢差而易于擴散的金屬離子，例如Cu離子時，因為相對于導電插塞32具有等電勢狀態的第一導電阻擋膜34圍繞導電插塞32 (中間夾著絕緣薄膜36)，所以金屬離子由于電勢差而從導電插塞32向半導體結構20中的擴散可以被電屏蔽。因此，可以防止/降低由金屬離子由于電勢差向半導體結構20中擴散而導致的問題，這些問題例如包括在金屬離子擴散到過孔絕緣膜40中時出現的單元器件如晶體管的操作特性劣化以及TSV結構30A的可靠性降低等問題。
[0049]在一些實施例中，半導體結構20的半導體襯底可以是例如硅襯底。此外，TSV結構30A可以具有由半導體襯底圍繞的側壁。
[0050]在一些實施例中，半導體結構20可以包括半導體襯底以及覆蓋半導體襯底的層間絕緣膜。構成TSV結構30A的導電插塞32、絕緣薄膜36和第一導電阻擋膜34各自均可以穿過半導體襯底和層間絕緣膜。TSV結構30A可以具有由半導體襯底圍繞的側壁以及由層間絕緣膜圍繞的側壁。
[0051]在一些實施例中，半導體結構20可以包括半導體襯底、覆蓋半導體襯底的層間絕緣膜以及覆蓋層間絕緣膜的金屬間絕緣膜。構成TSV結構30A的導電插塞32、絕緣薄膜36和第一導電阻擋膜34各自均可以穿過半導體襯底、層間絕緣膜以及覆蓋層間絕緣膜的金屬間絕緣膜。此外，TSV結構30A的導電插塞32、絕緣薄膜36和第一導電阻擋膜34各自均可以具有由半導體襯底圍繞的側壁、由層間絕緣膜圍繞的側壁以及由金屬間絕緣膜圍繞的側壁。
[0052]圖1B是示出了根據一些實施例的集成電路器件IOB的截面圖。在圖1B和IA中，相同的附圖標記表示相同的部件，因此可能省略對相同附圖標記所表示的部件的重復詳細描述。參照圖1B，集成電路器件IOB可以包括半導體結構20，以及經由半導體結構20中形成的過孔22而穿過半導體結構20的貫穿硅過孔(TSV)結構30B。
[0053]TSV結構30B可以包括導電插塞62,與導電插塞62隔開且圍繞導電插塞62的第一導電阻擋膜34，以及設置在導電插塞62與第一導電阻擋膜34之間的絕緣薄膜36。導電插塞62可以包括穿過半導體結構20的金屬插塞62A，以及圍繞金屬插塞62A的外側壁且穿過半導體結構20的第二導電阻擋膜62B。
[0054]第一導電阻擋膜34可以沿TSV結構30B的縱向方向從半導體結構20的第一表面20T到第二表面20B具有均勻的厚度。例如，第一導電阻擋膜34可以具有約50至約1000A的厚度。為了形成在此所述的沿過孔22的縱向方向具有均勻厚度的第一導電阻擋膜34，可以使用ALD工藝。
[0055]第二導電阻擋膜62B的厚度可以沿從半導體結構20的第一表面20T到第二表面20B的方向減小。例如，第二導電阻擋膜62B在半導體結構20的第一表面20T —側的過孔22入口附近可以具有約100至約I 000 /\的第一厚度Dl，而在半導體結構20的第二表面20B—側的過孔22入口附近可以具有約O至約50 A的第二厚度D2。為了形成在此所述的沿過孔22的縱向方向厚度變化的第二導電阻擋膜62B，可以使用PVD工藝。
[0056]圖2是示出了根據一些實施例的制造集成電路器件的方法的流程圖。對于參照圖1A和IB呈現的部件，可能省略對它們的重復描述。參照圖1A、1B和2，在處理72，可以在半導體結構20中形成過孔22。在處理74，可以形成覆蓋過孔22的內側壁的絕緣膜40。絕緣膜40可以使用低溫CVD工藝或等離子增強CVD(PECVD)工藝來形成。
[0057]在處理76，可以在過孔22內在絕緣膜40上形成第一導電阻擋膜34。為了形成第一導電阻擋膜34，可以使用可以適于以相對較低溫度和較低電阻形成厚度均勻的低阻高密度薄膜的ALD工藝或CVD工藝。第一導電阻擋膜34可以形成為沿著過孔22的縱向方向從半導體結構20的第一表面20T到第二表面20B具有相對均勻的厚度。
[0058]在處理78，可以在過孔22內在第一導電阻擋膜34上形成絕緣薄膜36。絕緣薄膜36可以形成為厚度小于絕緣膜40的厚度。為了形成絕緣薄膜36，可以使用ALD工藝或CVD工藝。
[0059]在處理80，可以在過孔22內在絕緣薄膜36上形成與第一導電阻擋膜34隔開的導電插塞32或62。在一些實施例中，如圖1A所不,可以形成導電插塞32,其包括沿過孔22的縱向方向具有均勻厚度的第二導電阻擋膜32B，并包括第二導電阻擋膜32B上填充過孔22的剩余空間的金屬插塞32A。備選地，如圖1B所示，可以形成導電插塞62，其包括沿過孔22的縱向方向具有可變厚度的第二導電阻擋膜62B，并包括第二導電阻擋膜62B上填充過孔22的剩余空間的金屬插塞62A。
[0060]圖3是示出了根據一些實施例的制造集成電路器件的方法的流程圖。對于參照圖1A和IB呈現的部件，可能省略對它們的重復描述。參照圖1A、1B和3，在處理82，可以在半導體襯底中形成過孔22。半導體襯底可以構成圖1A和IB中所示的半導體結構20。
[0061]在處理84，可以按圖2的處理74中的相同方式，形成覆蓋過孔22的內壁的絕緣膜40。在處理86，可以在過孔22內在絕緣膜40上形成TSV結構30A或30B。在一些實施例中，如圖1A所示，可以形成TSV結構30A，該TSV結構30A包括導電插塞32、第一導電阻擋膜34和絕緣薄膜36，其中導電插塞32包括沿過孔22的縱向方向具有相對均勻厚度的第二導電阻擋膜32B，第一導電阻擋膜34與導電插塞32隔開且圍繞導電插塞32，絕緣薄膜36設于導電插塞32與第一導電阻擋膜34之間。備選地,如圖1B所不,可以形成TSV結構30B,該TSV結構30B包括導電插塞62、第一導電阻擋膜34和絕緣薄膜36，其中導電插塞62包括沿過孔22的縱向方向具有可變厚度的第二導電阻擋膜62B，第一導電阻擋膜34與導電插塞62隔開且圍繞導電插塞62,絕緣薄膜36設于導電插塞62與第一導電阻擋膜34之間。
[0062]在處理88,可以在半導體襯底上形成第一導電層52,第一導電層52從導電插塞32或62延伸到第一導電阻擋膜34，以使導電插塞32或62的端部32T或62T與第一導電阻擋膜34的端部34T電連接。在一些實施例中，可以在半導體襯底上形成第二導電層54，第二導電層54從導電插塞32或62延伸到第一導電阻擋膜34，以使導電插塞32或62的另一端32L或62L與第一導電阻擋膜34的另一端34L電連接。
[0063]通過圖4A-14，可以呈現集成電路器件IOA和IOB以及圖2和3中所示的集成電路器件制造方法的詳細示例。
[0064]圖4A至4N是根據工藝順序依次示出的截面圖，它們示出了根據一些實施例的制造集成電路器件100 (見圖4N)的方法。參照圖4A，可以在襯底102上形成前端工藝(FEOL)結構110,在FEOL結構110上可以形成第一拋光停止層120,然后可以在第一拋光停止層120上形成掩模圖案122。掩模圖案122可以具有孔122H，該孔122H露出第一拋光停止層120的一部分頂面。
[0065]在一些實施例中，襯底102可以是半導體晶片。在至少一個實施例中，襯底102可以包括硅(Si)。在一些實施例中，襯底102可以包括半導體元素如鍺(Ge)，或化合物半導體如碳化硅(SiC)、砷化鎵(GaAs)、砷化銦(InAs)或磷化銦(InP)。在至少一個實施例中，襯底102可以具有絕緣體上硅(SOI)結構。例如，襯底102可以包括埋入氧化物(BOX)層。在一些實施例中，襯底102可以具有導電區域，例如摻雜阱或摻雜結構。此外，襯底102可以具有各種隔離結構，如淺溝槽隔離(STI)結構。
[0066]FEOL結構110可以包括多個各種單獨器件112和層間絕緣膜114。單獨器件112可以包括各種微電子器件，例如，金屬氧化物半導體場效應晶體管(MOSFET)、大規模集成(LSI)系統、圖像傳感器(例如互補金屬氧化物半導體(CMOS)成像傳感器(CIS))、微機電系統(MEMS)、有源器件或無源器件。單獨器件112可以電連接到襯底102的導電區域。此夕卜，單獨器件112各自可以通過層間絕緣膜114與其相鄰的單獨器件電分離。
[0067]在一些實施例中，第一拋光停止層120可以包括氮化硅膜。第一拋光停止層120可以形成為具有約200至約IOOOA的厚度。第一拋光停止層120可以使用CVD工藝來形成。此外，掩模圖案122可以由光刻膠材料形成。
[0068]參照圖4B，可以使用掩模圖案122(見圖4A)作為刻蝕掩模，對第一拋光停止層120和層間絕緣膜114進行刻蝕，隨后，可以刻蝕襯底102，以形成過孔130。過孔130可以包括襯底102中預定深度的第一孔132，以及穿過層間絕緣膜114以與第一孔132相連/連通的第二孔134。
[0069]過孔130可以通過各向異性刻蝕或激光打孔來形成。在一些實施例中，過孔130可以形成為在襯底102中具有約10微米(μπι)或更小的寬度130W。在一些實施例中，過孔130可以形成為具有從層間絕緣膜114的頂面開始約50至約100 μ m的深度130D。然而，過孔130的寬度和深度不限于這些示例，而是可以根據設計目的以各種尺寸形成。過孔130的第一孔132可以露出襯底102，過孔130的第二孔134可以露出層間絕緣膜114。在形成過孔130后，可以去除掩模圖案122，以露出第一拋光停止層120的頂面。
[0070]參照圖4C，可以形成覆蓋過孔130的內側壁和下表面的過孔絕緣膜140。過孔絕緣膜140可以形成為具有相對均勻的厚度以覆蓋在過孔130中露出的襯底102的表面、層間絕緣膜114的表面以及第一拋光停止層120的表面。在一些實施例中，過孔絕緣膜140可以是氧化物膜、氮化物膜、碳化物膜、聚合物或其組合。在一些實施例中，過孔絕緣膜140可以使用低溫CVD工藝或PECVD工藝來形成。過孔絕緣膜140可以形成為具有約1500至約2500A的厚度。
[0071]參照圖4D，在過孔130內外在過孔絕緣膜140上形成第一導電阻擋膜144。第一導電阻擋膜144與過孔130的內部相對應的部分可以具有柱狀結構。在一些實施例中，第一導電阻擋膜144可以是具有相對低的互連線電阻的導電層。例如，第一導電阻擋膜144可以是單層或多層膜，包括從W、WN、T1、TiN、Ta、TaN和Ru中選擇的至少一種材料。例如，第一導電阻擋膜144可以是由TaN/W、TiN/W或WN/W形成的多層膜。第一導電阻擋膜34可以具有約50至約IOOOA的厚度。
[0072]仍然參照圖4D，第一導電阻擋膜144可以形成為相對均勻，并覆蓋過孔130的內側壁。為此，第一導電阻擋膜144可以使用ALD工藝或CVD工藝來形成。
[0073]參照圖4E，可以在過孔130內外在第一導電阻擋膜144上形成絕緣薄膜146。絕緣薄膜146可以是具有相對均勻厚度的覆蓋過孔130內側壁的高密度薄膜。絕緣薄膜可以使用ALD工藝或CVD工藝來形成。絕緣薄膜146可以形成為具有約50至約1000 A的厚度。
[0074]絕緣薄膜146與過孔130的內部相對應的部分可以具有柱狀結構。絕緣薄膜146可以是氧化物膜、氮化物膜、金屬氧化物膜、高介電常數膜、聚合物或其組合。關于構成絕緣薄膜146的材料的詳細描述，可以與參照圖1A描述的絕緣薄膜36的材料相同。
[0075]參照圖4F，可以在過孔130內外在絕緣薄膜146上形成第二導電阻擋膜152。第二導電阻擋膜152可以使用PVD工藝或CVD工藝來形成。
[0076]如同圖1A中所示的第二導電阻擋膜32B，第二導電阻擋膜152可以形成為沿過孔130的縱向方向具有相對均勻的厚度。然而，第二導電阻擋膜152不限于此。例如，在一些實施例中，如同圖1B中所示的第二導電阻擋膜62B，第二導電阻擋膜152的厚度可以從過孔130的入口向過孔130的下表面減小。例如，過孔130內第二導電阻擋膜152在過孔130入口處的部分的厚度可以在約100至約1000A的范圍內，而第二導電阻擋膜152在過孔130下表面附近的部分的厚度可以在約O至約50人的范圍內。沿過孔130的縱向方向具有可變厚度的第二導電阻擋膜152可以通過PVD工藝來形成。
[0077]第二導電阻擋膜152可以是由一種材料形成的單層膜或者由至少兩種材料形成的多層膜。在一些實施例中，第二導電阻擋膜152可以包括從W、WN、WC、T1、TiN、Ta、TaN、Ru、Co、Mn、Ni和NiB中選擇的至少一種材料。
[0078]參照圖4G，可以在第二導電阻擋膜152上形成填充過孔130剩余空間的金屬膜154。金屬膜154可以形成為在過孔130內外覆蓋第二導電阻擋膜152。在一些實施例中，可以使用電鍍工藝來形成金屬膜154。具體地，首先，可以在第二導電阻擋膜152的表面上形成金屬種子層，然后可以通過電鍍從金屬種子層生長金屬膜，以在第二導電阻擋膜152上形成填充過孔130的金屬膜154。金屬種子層可以由Cu、Cu合金、Co、N1、Ru、Co/Cu或Ru/Cu形成。金屬種子層可以使用PVD工藝來形成。金屬膜154可以主要由Cu或W形成。在一些實施例中，金屬膜 154 可以由 Cu、CuSn, CuMg, CuNi, CuZn, CuPcU CuAu, CuRe, Cuff, W 或W合金形成，但是金屬膜154的材料可以不限于此。電鍍可以在約10至約65°C的溫度下進行。例如，電鍍可以在室溫下進行。在形成金屬膜154時，可以對包括金屬膜154在內的所得結構在約150至約450°C的溫度下退火。
[0079]參照圖4H，可以對圖4G中包括金屬膜154在內的所得結構進行拋光，在執行化學機械拋光(CMP)時使用第一拋光停止層120作為停止層，以露出第一拋光停止層120。結果，過孔絕緣膜140、第一導電阻擋膜144、絕緣薄膜146和第二導電阻擋膜152以及金屬膜154對應于過孔130外部的部分可以被去除。此外，在過孔130內，作為金屬膜154—部分的金屬插塞154A可以留在第二導電阻擋膜152上。在過孔130中，第二導電阻擋膜152以及包括金屬插塞154A的導電插塞156可以與第一導電阻擋膜144隔開，它們之間設有絕緣薄膜146。
[0080]參照圖41，可以對過孔130中包括金屬插塞154A在內的所得結構進行熱處理。結果，構成金屬插塞154A的金屬顆粒可能由于熱處理而生長,從而粗糙度可能使金屬插塞154A的露出表面劣化。由于熱處理而導致生長的金屬顆粒中從過孔130突出的一些可以通過CMP去除。此時，也可以去除第一拋光停止層120 (見圖4H)，以露出FEOL結構110的層間絕緣膜114的頂面。熱處理可以在約400至約500°C的溫度下進行。此外，包括第一導電阻擋膜144、絕緣薄膜146和導電插塞156在內的TSV結構160可以留在過孔130中。
[0081]參照圖4J，在對圖41中包括TSV結構160在內的所得結構進行清洗之后，可以在層間絕緣膜114上依次形成第二拋光停止層162、金屬間絕緣膜164和第三拋光停止層166，并對它們進行構圖以形成用于金屬互連線的孔164H，該孔164H露出TSV結構160的頂面以及過孔130的入口處TSV結構160周圍的區域。在形成用于金屬互連線的孔164H時，可以使用第二拋光停止層162作為刻蝕停止層。
[0082]用于金屬互連線的孔164H可以露出TSV結構160的一部分、圍繞TSV結構外側壁的過孔絕緣膜140的一部分、以及層間絕緣膜114的一部分。備選地，用于金屬互連線的孔164H可以形成為使得用于金屬互連線的孔164H僅露出TSV結構160的頂面。
[0083]在一些實施例中，金屬間絕緣膜164可以由正硅酸乙酯(TEOS)形成。第二拋光停止層162和第三拋光停止層166各自均可以由氮氧化硅膜形成。第二拋光停止層162、金屬間絕緣膜164和第三拋光停止層166的厚度可以根據設計目的而改變。
[0084]參照圖4K，可以在金屬互連線的孔164H中形成金屬互連線層172。金屬互連線層172可以具有包括用于互連線的阻擋膜172A和用于互連線的金屬層172B在內的堆疊結構。
[0085]在一些實施例中，金屬互連線層172可以如下形成:可以在用于金屬互連線的孔164H中以及在第三拋光停止層166(見圖4J)上依次形成用于形成用于互連線的阻擋膜172A的第一膜以及用于形成用于互連線的金屬層172B的第二膜，可以通過執行CMP對包括第一膜和第二膜在內的所得結構進行拋光，在CMP中第三拋光停止層166用作停止層，并可以去除第三拋光停止層166以露出金屬間絕緣膜164的頂面。結果，用于互連線的阻擋膜172A和用于互連線的金屬層172B可以留在用于金屬互連線的孔164H中。
[0086]在一些實施例中，用于互連線的阻擋膜172A可以包括從T1、TiN、Ta和TaN中選擇的至少一種材料。在一些實施例中，用于互連線的阻擋膜172A可以使用PVD工藝形成。用于互連線的阻擋膜172A可以形成為具有約1000至丨500人的厚度。
[0087]在一些實施例中，用于互連線的金屬層172B可以包括Cu。用于互連線的金屬層172B可以如下形成:可以在用于互連線的阻擋膜172A上形成Cu種子層，然后可以通過電鍍從Cu種子層生長Cu層，可以對包括Cu層在內的所得結構進行退火。
[0088]參照圖4L，如同參照圖4J和4K描述的用于形成金屬互連線層172的工藝，可以在金屬互連線層172上形成與金屬互連線層172具有相同堆疊結構的接觸插塞174。此后，可以交替重復執行參照圖4J和4K描述的用于形成金屬互連線層172的工藝以及用于形成接觸插塞174的工藝，以形成用于通孔電極的多層互連線圖案176，其中多個金屬互連線層172和多個接觸插塞174彼此交替連接。
[0089]在一些實施例中，在形成多層互連線圖案176時，即便在襯底102的其他區域上，也可以形成其他多層互連線圖案，包括與金屬互連線層172和接觸插塞174中的至少一部分同時形成的金屬互連線層和接觸插塞。結果，可以在FEOL結構110上形成后端工藝(BEOL)結構170，BEOL結構170包括金屬間絕緣膜結構168以及多個多層互連線圖案，其中金屬間絕緣膜結構168包括第二拋光停止層162和金屬間絕緣膜164，多層互連線圖案包括通過金屬間絕緣膜結構168絕緣的部分。BEOL結構170可以包括多個用于在FEOL結構110中所包括的單獨器件以及在襯底102上形成的其他互連線之間進行連接的互連線結構。在一些實施例中，BEOL結構170還可以包括互連線結構以及保護下方設置的其他結構免受外部影響或潮氣的密封環。
[0090]可以在金屬間絕緣膜結構168上形成與多層互連線圖案176電連接的接觸焊盤180。金屬間絕緣膜結構168可以將金屬互連線層172彼此分離。金屬互連線層172和接觸插塞174可以通過金屬間絕緣膜結構168與其他相鄰的互連線彼此電隔離。[0091]在圖4L中，所示出的多層互連線圖案176包括三個金屬互連線層172和三個接觸插塞174。然而，圖4L中示出的多層互連線圖案176的結構僅僅是示例，本公開不限于此。此外，圖4L示出的多層互連線圖案176中金屬互連線層172和接觸插塞174之間的連接結構僅僅是示例，本公開不限于此。
[0092]在一些實施例中，金屬互連線層172和接觸插塞174各自均可以包括從W、鋁(Al)和Cu中選擇的至少一種金屬。在一些實施例中，金屬互連線層172和接觸插塞174可以由相同材料形成。在其他實施例中，至少部分金屬互連線層172和接觸插塞174可以由不同材料形成。
[0093]在一些實施例中，在金屬間絕緣膜結構168中，可以在與多層互連線圖案176相同的層級上形成其他多層互連線圖案。此外，可以在金屬間絕緣膜164上在與接觸焊盤180相同的層級上形成多個其他接觸焊盤。
[0094]參照圖4M，可以從襯底102的下表面去除襯底102的一部分，以露出TSV結構160的下表面160B。TSV結構160的下表面160B可以露出第一導電阻擋膜144的一部分和導電插塞156的一部分。如圖4M所示，可以去除襯底102的一部分，使得TSV結構160的下表面160B從襯底102的下表面102B突出。在一些實施例中，為了從襯底102的下表面去除襯底102的一部分，可以使用CMP工藝、回蝕工藝或其組合。
[0095]由于從下表面去除襯底102的一部分，過孔130可以變為穿過襯底102和層間絕緣膜114的通孔。過孔絕緣膜140的一部分和TSV結構160的一部分可以從襯底102的下表面102B突出。在露出TSV結構160的下表面160B后，可以通過各向同性刻蝕或各向異性刻蝕，去除圍繞TSV結構160的過孔絕緣膜140在TSV結構160從襯底102的下表面102B突出的部分附近的部分，以露出第一導電阻擋膜144的側壁144E。
[0096]參照圖4N，可以形成覆蓋TSV結構160的下表面160B附近的襯底102的下表面102B的背側絕緣膜190，從而完成集成電路器件100的制造。在一些實施例中，背側絕緣膜190可以通過旋涂工藝或噴涂工藝形成。背側絕緣膜190可以由聚合物形成。在一些實施例中，背側絕緣膜190可以如下形成:可以形成覆蓋襯底102的下表面102B以及TSV結構160的下表面160B的聚合物膜，然后可以回蝕聚合物膜的一部分，以露出TSV結構160的下表面160B。
[0097]圖4N中半導體器件100的TSV結構160可以具有由襯底102圍繞的側壁，以及由FEOL結構110的層間絕緣膜114圍繞的側壁部分。襯底102和FEOL結構110可以對應于圖1A中所示的半導體結構20，且TSV結構160可以對應于圖1A中所示的TSV結構30A。一導電層可以連接到TSV結構160的下表面160B。在一些實施例中，該導電層可以對應于圖1A和IB中所不的第一導電層52或第二導電層54。
[0098]圖4N中半導體器件100的第二導電阻擋膜152可以沿過孔130的縱向方向具有相對均勻的厚度。然而，只要不脫離本公開的范圍，第二導電阻擋膜152也可以沿過孔130的縱向方向具有可變厚度。
[0099]圖5是示出了根據一些實施例的集成電路器件200的主要部件的截面圖。圖5和圖4A至4N中相同的附圖標記表示相同的部件，因此可能省略對它們的重復詳細描述。集成電路器件200的TSV結構260可以與圖4N中所示的TSV結構160相同，除了在過孔130中，導電插塞256的第二導電阻擋膜252在層間絕緣膜114的頂面附近具有厚度D3，而在襯底102的下表面102B附近具有厚度D4，其中厚度D4小于厚度D3。
[0100]圖6是示出了根據一些實施例的集成電路器件300的主要部件的截面圖。圖6和圖4A至4N中相同的附圖標記表示相同的部件，因此可能省略對它們的重復詳細描述。參照圖6，集成電路器件300的TSV結構360可以穿過襯底102、FE0L結構110的層間絕緣膜114以及BEOL結構170的金屬間絕緣膜結構168，同時TSV結構360的側壁可以由過孔絕緣膜340圍繞。
[0101]TSV結構360可以包括導電插塞356,與導電插塞356隔開且圍繞導電插塞356的第一導電阻擋膜344，以及設于導電插塞356與第一導電阻擋膜344之間的絕緣薄膜346。
[0102]導電插塞356可以包括第二導電阻擋膜352以及由第二導電阻擋膜352圍繞的金屬插塞354，其中第二導電阻擋膜352穿過襯底102、FE0L結構110的層間絕緣膜114以及BEOL結構170的金屬間絕緣膜結構168。導電插塞356可以與第一導電阻擋膜344隔開，它們之間設有絕緣薄膜346。在一些實施例中，第二導電阻擋膜352可以省略。
[0103]TSV結構360可以包括被襯底102圍繞的部分、被FEOL結構110的層間絕緣膜114圍繞的部分以及被BEOL結構170的金屬間絕緣膜結構168圍繞的部分。
[0104]TSV結構360可以通過如下一系列的處理來形成。首先，可以按參照圖4A描述的相同方式來形成FEOL結構110，然后可以按參照圖4J至4L描述的相同方式來形成包括多層互連線圖案176和金屬間絕緣膜結構168的BEOL結構170。此后，可以依次對金屬間絕緣膜結構168、層間絕緣膜114和襯底102進行刻蝕，以形成過孔130，并按與參照圖4A至41描述的用于形成過孔絕緣膜140和TSV結構160的處理相同的方式來在過孔330中形成過孔絕緣膜340和TSV結構360。隨后，可以形成可與多層互連線圖案176電連接的接觸焊盤180以及可與TSV結構360電連接的接觸焊盤380。TSV結構360的第一導電阻擋膜344的一部分以及導電插塞356的一部分可以與接觸焊盤380相接觸。
[0105]此后，按參照圖4M和4N描述的相同方式，可以露出TSV結構360的下表面360B，然后可以形成覆蓋襯底102的下表面102B的背側絕緣膜190，以完成集成電路器件300的制造。此外，應理解，TSV結構360的詳細描述可以與參照圖4A至4N描述的TSV結構160的詳細描述相同。
[0106]圖6中半導體器件300的第二導電阻擋膜352可以沿過孔330的縱向方向具有相對均勻的厚度。然而，只要不脫離本公開的范圍，第二導電阻擋膜352事實上可以沿過孔330的縱向方向具有可變厚度。
[0107]圖7是示出了根據一些實施例的集成電路器件400的主要部件的截面圖。圖7與圖4A至4N、圖6中相同的附圖標記表示相同的部件，因此可能省略對它們的重復詳細描述。
[0108]集成電路器件400的TSV結構460可以與圖6中所示的集成電路器件300的TSV結構360相同，除了在過孔330中，導電插塞456的第二導電阻擋膜452在BEOL結構170的層間絕緣膜168的頂面附近可以具有厚度D5，而在襯底102的下表面102B附近可以具有厚度D6，其中厚度D6小于厚度D5。
[0109]圖8是示出了根據一些實施例的集成電路器件500的主要部件的截面圖。圖8和圖4A至4N中相同的附圖標記表示相同的部件，因此可能省略對它們的重復詳細描述。
[0110]參照圖8，集成電路器件500的TSV結構560穿過襯底102，同時TSV結構560的側壁被過孔絕緣膜340圍繞。TSV結構560可以形成在比FEOL結構110低的層級上。TSV結構560可以包括導電插塞556,與導電插塞556隔開且圍繞導電插塞556的第一導電阻擋膜544,以及設于導電插塞556與第一導電阻擋膜544之間的絕緣薄膜546。
[0111]導電插塞556可以包括穿過襯底102的第二導電阻擋膜552,以及由第二導電阻擋膜552圍繞的金屬插塞554。導電插塞556可以與第一導電阻擋膜544隔開,它們之間設有絕緣薄膜546。在一些實施例中，第二導電阻擋膜552可以省略。TSV結構560可以具有由襯底102圍繞的側壁。
[0112]TSV結構560可以通過如下的一系列處理來形成。首先，在襯底102上形成FEOL結構Iio之前，可以在襯底102中形成過孔530，并且可以按類似于參照圖4A至41描述的方式，在過孔530中形成過孔絕緣膜540以及由過孔絕緣膜540圍繞的TSV結構560。
[0113]可以在具有TSV結構560的襯底102上形成參照圖4A描述的FEOL結構110。FEOL結構110還可以包括可與TSV結構560電連接的互連線結構518。TSV結構的第一導電阻擋膜544的一部分以及導電插塞556的一部分可以與互連線結構518相接觸。互連線結構518可以具有多層互連線結構，包括多個導電層和多個接觸插塞。然而，互連線結構518的具體形狀不限于此，并且互連線結構518可以具有各種互連線結構，只要它們不脫離本公開的范圍。
[0114]此后，可以按參照圖4J至4L描述的相同方式，形成BEOL結構170，包括多層互連線圖案176和金屬間絕緣膜結構168。參照圖8，BE0L結構170還可以包括多層互連線圖案576，該多層互連線圖案576可通過互連線結構518電連接至TSV結構560。此后，可以在金屬間絕緣膜結構168上形成可分別電連接至多層互連線圖案176和576的接觸焊盤180和580。
[0115]此后，可以按參照圖4M和4N描述的相同方式,露出TSV結構560的下表面560B,然后可以形成覆蓋襯底102的下表面102B的背側絕緣膜190，以完成集成電路器件500的制造。此外，TSV結構560的詳細描述可以與參照圖4A至4N描述的TSV結構160的詳細描述相同。
[0116]圖8中半導體器件500的第二導電阻擋膜552可以沿過孔530的縱向方向具有相對均勻的厚度。然而，只要不脫離本公開的范圍，第二導電阻擋膜552事實上可以沿過孔530的縱向方向具有可變厚度。
[0117]圖9是示出了根據一些實施例的集成電路器件600的主要部件的截面圖。圖9與圖4A至4N、圖8中相同的附圖標記表示相同的部件，因此可能省略對它們的重復詳細描述。
[0118]集成電路器件600的TSV結構660可以與圖8中所示的集成電路器件500的TSV結構560相同，除了在過孔530中，導電插塞656的第二導電阻擋膜652在襯底102的頂面附近具有厚度D7，而在襯底102的下表面102B附近具有厚度D8，其中厚度D8可以小于厚度D7。
[0119]圖1OA至IOK是示出了根據一些實施例的制造集成電路器件700 (見圖10K)的方法的截面圖。圖1OA至IOK和圖4A至4N中相同的附圖標記表示相同的部件，因此可能省略對它們的重復詳細描述。
[0120]參照圖10A，可以在襯底102上形成FEOL結構110，包括單獨器件1112和層間絕緣膜114，可以在FEOL結構110上形成刻蝕停止層710，并且可以在刻蝕停止層710上形成BEOL結構170。BEOL結構170可以包括金屬間絕緣膜結構168和多個多層互連線圖案176。多層互連線圖案176各自均可以包括多個金屬互連線層172和多個接觸插塞174。
[0121]可以在金屬間絕緣膜結構168上形成多個接觸焊盤180，并且可以在BEOL結構170上形成鈍化層782和多個凸塊784。在圖1OA中，凸塊784各自均可以包括堆疊結構，包括第一金屬層784A和第二金屬層784B。然而,本公開不限于此，凸塊784也可以具有多種其他結構。
[0122]參照圖10B，粘附涂層786可以施加到所得結構的凸塊784所在的表面上，并且粘附涂層786可以用作粘附材料，以將具有凸塊784的襯底102安裝到晶片支撐襯底788上。備選地，為了獲得圖1OB所示的結構，具有凸塊784的襯底102可以附接到附有粘附涂層786的晶片支撐襯底788上。此外，襯底102與晶片支撐襯底788相反的一側(例如，襯底102的背側102D)可以暴露在外。
[0123]參照圖10C，可以在襯底102的背側102D上形成硬掩模層722，然后可以在硬掩模層722上形成掩模圖案724。在一些實施例中,硬掩模層722可以由氮化娃膜構成。硬掩模層722可以具有約200至約I 000人的厚度。掩模圖案724可以具有多個孔724H，孔724H露出硬掩模層722的頂面的一部分。在一些實施例中，掩模圖案724可以由光刻膠材料構成。
[0124]參照圖10D，可以使用掩模圖案724(見圖10C)作為刻蝕掩模，對硬掩模層722進行刻蝕，以形成硬掩模圖案722P，并且可以使用掩模圖案724和硬掩模圖案722P作為刻蝕掩模，對襯底102和刻蝕停止層710進行刻蝕，以形成露出金屬互連線層172的多個過孔730。過孔730均可以延伸以穿過襯底102和FEOL結構110的層間絕緣膜114。
[0125]過孔730可以通過各向異性刻蝕或激光鉆孔來形成。在一些實施例中，在刻蝕層間絕緣膜114以形成過孔730時，可以使用刻蝕停止層710來確定刻蝕停止點。過孔730各自可以具有約IOym或更小的寬度以及約50至約IOOym的深度。然而，過孔730的寬度和深度不限于上述范圍，而是可以根據設計目的而變化。在形成過孔730之后，可以去除掩模圖案724(見圖10C)，以露出硬掩模圖案722P的頂面。
[0126]參照圖10E，可以形成多個過孔絕緣膜740，以覆蓋過孔730的內側壁。在一些實施例中，過孔絕緣膜740可以如下形成:首先，可以形成覆蓋過孔730的內壁以及襯底102的背側102D的絕緣膜，然后可以通過各向異性離子刻蝕去除絕緣膜的一部分，以在過孔730中露出金屬互連線層172。絕緣膜可以使用CVD工藝來形成。在一些實施例中，過孔絕緣膜740可以通過參照結合圖4C呈現的對過孔絕緣膜140的描述來進一步理解。
[0127]參照圖10F，可以在過孔730內外在過孔絕緣膜740上形成多個第一導電阻擋膜744。第一導電阻擋膜744可以如下形成:可以在包括過孔絕緣膜740在內的所得結構的外露表面上形成阻擋層，然后可以通過各向異性離子刻蝕去除阻擋層的一部分，以在過孔730中露出金屬互連線層172。
[0128]金屬互連線層172各自均可以接觸第一導電阻擋膜744的一部分。第一導電阻擋膜774可以參照結合圖4D呈現的對第一導電阻擋膜144的描述來進一步理解。
[0129]參照圖10G，可以形成覆蓋第一導電阻擋膜744的多個第一絕緣薄膜746。在過孔730中，金屬互連線層172可以被絕緣薄膜746露出。絕緣薄膜746可以參照結合圖4E呈現的對絕緣薄膜146的描述來進一步理解。
[0130]參照圖10H，按照與參照圖4F的用于形成第二導電阻擋膜152的處理類似的方式，可以在絕緣薄膜746和金屬互連線層172上形成第二導電阻擋膜752。在一些實施例中，第二導電阻擋膜752可以形成為在過孔730中具有相對均勻的厚度。在一些實施例中，第二導電阻擋膜752可以形成為在過孔730中具有可變厚度。例如，第二導電阻擋膜752在過孔730入口附近的部分的厚度可以大于第二導電阻擋膜752在過孔730下表面附近的部分的厚度。在一些實施例中，第二導電阻擋膜752的形成處理可以省略。
[0131]參照圖101，可以按參照圖4G描述的用來形成導電/金屬膜154的相同方式，在第二導電阻擋膜752上形成導電膜754。在沒有形成第二導電阻擋膜752的實施例中，導電膜754可以形成為直接接觸金屬互連線層172。
[0132]參照圖10J，按參照圖4H和41描述的類似方式，可以使用硬掩模圖案722P (見圖101)作為停止層，對圖101中包括金屬膜754在內的所得結構進行拋光，并且可以去除硬掩模圖案722P，以露出襯底102，從而在每個過孔730中形成由第二導電阻擋膜752和金屬插塞754A構成的導電插塞756。導電插塞756可以參照結合圖4H和41呈現的導電插塞156的描述來進一步理解。因此，每一個均包括第一導電阻擋膜744、絕緣薄膜746和導電插塞756的多個TSV結構760可以留在過孔730中。
[0133]參照圖10K，可以在過孔730的入口處形成與TSV結構760可電連接的多個接觸焊盤790。在每一個TSV結構760中，第一導電阻擋膜744和導電插塞756可以通過絕緣薄膜746彼此隔開，且第一導電阻擋膜744和導電插塞756中每一個可以與接觸焊盤790相接觸。此后，晶片支撐襯底788和粘附涂層786 (見圖10J)可以去除，以露出凸塊784，以便完成集成電路器件700的制造。
[0134]圖11是示出了根據一些實施例的集成電路器件800的主要部件的截面圖。參照圖11，集成電路器件800可以包括半導體管芯802。半導體管芯802可以包括有源區804，有源區804包括模擬或數字電路。多個焊料凸塊808可以連接到半導體管芯802的有源區804。
[0135]半導體管芯802可以具有穿過半導體管芯802的多個TSV結構810。TSV結構810可以通過過孔絕緣膜與半導體管芯802的有源區804電隔離。
[0136]每一 TSV結構810可以包括導電插塞812、與導電插塞812隔開且圍繞導電插塞812的柱狀導電阻擋膜814以及設于導電插塞812與第一導電阻擋膜814之間的絕緣薄膜816。
[0137]TSV結構810的導電插塞812和導電阻擋膜814均可以從半導體管芯802的一側802T延伸到半導體管芯802的另一側802B，以便經由接觸焊盤806電連接到焊料凸塊808。半導體管芯802可以安裝在襯底820上。接觸焊盤826和828可以形成在襯底820的兩側。焊料凸塊808可以連接到形成于襯底820 —側的接觸焊盤826。TSV結構810的導電插塞812和導電阻擋膜814均可以通過焊料凸塊808電連接到襯底820的接觸焊盤826。
[0138]由環氧樹脂或無機材料形成的底填充材料層830可以填充半導體管芯802與襯底820之間的空間。底填充材料層830可以保護接觸焊盤806和826以及焊料凸塊808。
[0139]制模化合物層840可以沉積在襯底820上半導體管芯802的相對側。制模化合物層840可由絕緣材料形成。制模化合物層840可以保護半導體管芯802免受外部環境和污染影響。
[0140]導電層850可以形成在半導體管芯802上。導電層850可以通過TSV結構810電連接到襯底820的接觸焊盤826。導電層850可以包括金屬或含金屬材料。TSV結構810的導電插塞812和導電阻擋膜814均可以電連接到導電層850。在一些實施例中，導電層850可以用作導電屏蔽層，以屏蔽器件間的干擾，例如電磁干擾(EMI)或射頻干擾(RFI)。
[0141]圖12是示出了根據一些實施例的集成電路器件1000的主要部件的截面圖。參照圖12，集成電路器件1000可以包括封裝襯底1010上依次堆疊的多個半導體芯片1020。控制芯片1030可以連接到半導體芯片1020。半導體芯片1020和控制芯片1030的堆疊結構可以由密封劑1040例如熱固性樹脂密封在封裝襯底1010上。在圖12中，豎直堆疊了六個半導體芯片1020。然而，半導體芯片1020的數目及其堆疊方向不限于此。例如，根據設計目的，可以使用六個或更多半導體芯片1020。半導體芯片1020可以沿水平方向、豎直方向或其組合設置在封裝襯底1010上。在一些實施例中，控制芯片1030可以省略。
[0142]封裝襯底1010可以是柔性印刷電路板、剛性印刷電路板或其組合。封裝襯底1010可以包括襯底內互連線1012和連接端子1014。連接端子1014可以形成在封裝襯底1010的一個表面上。在封裝襯底1010的另一表面上，可以形成焊料球1016。連接端子1014可以通過襯底內連接線1012電連接至焊料球1016。在一些實施例中，焊料球1016可以由導電凸塊或引線柵格陣列(LGA)代替。
[0143]半導體芯片1020和控制芯片1030的TSV結構1022和1032可以通過連接部件1050(例如凸塊)電連接到封裝襯底1010的連接端子1014。在一些實施例中，控制芯片1030的TSV結構1032可以省略。
[0144]半導體芯片1020和控制芯片1030中至少一個可以包括參照圖1A至11描述的集成電路器件 10A、10B、100、200、300、400、500、600、700 和 800 中至少之一。TSV 結構 1022和1032中至少一個可以具有參照圖1A至11描述的集成電路器件10A、10B、100、200、300、400、500、600、700和800中至少之一的任一 TSV結構的結構。
[0145]半導體芯片1020可以包括LSI系統、閃存、動態隨機存取存儲器(DRAM)、靜態RAM(SRAM)、電可擦除可編程只讀存儲器(EEPROM)、相變RAM(PRAM)、磁阻RAM(MRAM)或電阻RAM(RRAM)。控制芯片1030可以包括邏輯電路、例如串行化器/去串行化器(SER/DES)電路。
[0146]圖13是示出了根據一些實施例的集成電路器件1100的主要部件的平面圖。集成電路器件1100可以包括模塊襯底1110、安裝在模塊襯底1100上的控制芯片1120以及多個半導體封裝1130。模塊襯底1110可以包括多個輸入和輸出端子1150。半導體封裝1130可以包括參照圖1A至12描述的集成電路器件10A、10B、100、200、300、400、500、600、700、800和1000中的至少一個。
[0147]圖14是示出了根據一些實施例的集成電路器件1200的主要部件的圖。集成電路器件1200可以包括控制器1210、輸入/輸出單元/器件1220、存儲器1230和接口 1240。集成電路器件1200可以是移動系統或者發送或接收信息的系統。在一些實施例中，移動系統可以包括從個人數字助理(PDA)、便攜式計算機、上網平板電腦、無線電話、移動電話、數字音樂播放器和存儲卡中選擇的至少一個。
[0148]在一些實施例中，控制器1210可以是微處理器、數字信號處理器或微控制器。輸入/輸出單元/器件1220可以用于集成電路器件1200的數據輸入/輸出。集成電路器件1200可以使用輸入/輸出單元/器件1220連接到外部設備，例如個人計算機或網絡，并可以與外部設備交換數據。在一些實施例中，輸入/輸出單元/器件1220可以是鍵區、鍵盤或顯示器。
[0149]在一些實施例中，存儲器1230可以存儲用于控制器1210操作的代碼和/或數據。在一些實施例中，存儲器1230存儲由控制器1210處理過的數據。控制器1210和存儲器1230各自可以包括參照圖1A至13描述的集成電路器件10A、10B、100、200、300、400、500、600,700,800和1000中的至少一個。
[0150]接口 1240可以用作集成電路器件1200與其他外部設備之間的數據傳輸通道。控制器1210、輸入/輸出器件1220、存儲器1230和接口 1240可以經由總線1250彼此通信。集成電路器件1200可以包括在移動電話、MP3播放器、導航系統、便攜式多媒體播放器(PMP)、固態盤(SSD)或家用電器中。
[0151]上述主題應理解為示例性的而非限制性的，并且所附權利要求意在覆蓋落入本公開的真實精神和范圍之內的所有修改、改進和其他實施例。因此，在法律允許的最大范圍內，本公開的范圍應由所附權利要求及其等同物的可能的最寬解釋來確定，并且不應受限于之前的詳細說明。
【權利要求】
1.一種集成電路器件，包括: 半導體結構；以及 半導體結構中的貫穿硅過孔TSV結構， 其中，所述TSV結構包括: 導電插塞； 與導電插塞隔開且圍繞導電插塞的導電阻擋膜；以及 導電插塞和導電阻擋膜之間的絕緣薄膜。
2.根據權利要求1所述的集成電路器件，其中: 導電插塞包括第一金屬；以及 導電阻擋膜包括不同于第一金屬的第二金屬。
3.根據權利要求1所述的集成電路器件，還包括: 半導體結構和導電阻擋膜之間的過孔絕緣膜。
4.根據權利要求3所述的集成電路器件，其中: 絕緣薄膜包括第一厚度，且過孔絕緣膜包括比第一厚度厚的第二厚度。
5.根據權利要求1所述的集成電路器件，還包括: 半導體結構的表面上的導電層，所述導電層接觸導電插塞的端部以及導電阻擋膜的端`部。
6.根據權利要求5所述的集成電路器件，其中: 導電插塞的所述端部包括導電插塞的第一端； 導電阻擋膜的所述端部包括導電阻擋膜的第一端； 所述表面包括第一表面； 所述導電層包括第一表面上的第一導電層；以及 所述集成電路器件還包括: 半導體結構的與第一表面相反的第二表面上的第二導電層，所述第二導電層接觸導電插塞的第二端以及導電阻擋膜的第二端。
7.根據權利要求6所述的集成電路器件，其中: 導電插塞和導電阻擋膜被配置為經由第一導電層和第二導電層彼此電連接，使得導電插塞和導電阻擋膜共享等電勢狀態。
8.根據權利要求1所述的集成電路器件，其中: 導電阻擋膜沿TSV結構的縱向方向包括實質上均勻的厚度。
9.根據權利要求1所述的集成電路器件，其中: 絕緣薄膜沿TSV結構的縱向方向包括實質上均勻的厚度。
10.根據權利要求1所述的集成電路器件，其中: 導電阻擋膜包括第一導電阻擋膜；以及 導電插塞包括: 半導體結構中被絕緣薄膜圍繞的金屬插塞；以及 金屬插塞和絕緣薄膜之間圍繞金屬插塞的第二導電阻擋膜。
11.根據權利要求10所述的集成電路器件，其中: 第一導電阻擋膜沿TSV結構的縱向方向包括實質上均勻的厚度；以及第二導電阻擋膜沿TSV結構的縱向方向包括可變厚度。
12.根據權利要求1所述的集成電路器件，其中: 半導體結構包括半導體襯底以及半導體襯底上的層間絕緣膜；以及 導電插塞、絕緣薄膜和導電阻擋膜各自在半導體襯底和層間絕緣膜中延伸。
13.根據權利要求1所述的集成電路器件，其中: 半導體結構包括半導體襯底、半導體襯底上的層間絕緣膜以及層間絕緣膜上的金屬間絕緣膜，以及 導電插塞、絕緣薄膜和導電阻擋膜各自在半導體襯底、層間絕緣膜和金屬間絕緣膜中延伸。
14.一種集成電路器件,包括: 封裝襯底，包括連接端子；以及 封裝襯底上的至少一個半導體芯片，包括半導體襯底和半導體襯底中的貫穿硅過孔TSV結構， 其中，所述TSV結構包括: 與連接端子相連的導電插塞； 與導電插塞隔開的導電阻擋膜，所述導電阻擋膜圍繞導電插塞，并連接到連接端子；以及 導電插塞和導電阻擋膜之間的絕緣薄膜。
15.根據權利要求14所述的集成電路器件，其中: 所述至少一個半導體芯片還包括半導體襯底上的多個導電層；以及導電插塞和導電阻擋膜被配置為經由所述多個導電層中的至少一個導電層彼此電連接，使得導電插塞和導電阻擋膜共享等電勢狀態。
16.根據權利要求14所述的集成電路器件，還包括: 封裝襯底和所述至少一個半導體芯片之間的導電層，其中所述導電層被配置為將封裝襯底電連接到所述至少一個半導體芯片，其中 導電插塞和導電阻擋膜被配置為經由所述導電層彼此電連接，使得導電插塞和導電阻擋膜共享等電勢狀態。
17.根據權利要求16所述的集成電路器件，其中，導電層包括焊料凸塊。
18.—種制造集成電路器件的方法，所述方法包括: 在半導體結構中形成過孔； 在過孔的內壁上形成過孔絕緣膜； 在過孔中在過孔絕緣膜上形成導電阻擋膜； 在過孔中在導電阻擋膜上形成絕緣薄膜；以及 在過孔中在絕緣薄膜上形成與導電阻擋膜隔開的導電插塞。
19.根據權利要求18所述的方法，其中: 過孔絕緣膜在過孔中包括第一厚度；以及 絕緣薄膜在過孔中包括比第一厚度薄的第二厚度。
20.根據權利要求18所述的方法，其中: 導電阻擋膜沿過孔的縱向方向包括實質上均勻的厚度。
21.根據權利要求18所述的方法，其中: 絕緣薄膜沿過孔的縱向方向包括實質上均勻的厚度。
22.根據權利要求18所述的方法，其中: 導電阻擋膜包括第一導電阻擋膜；以及 形成導電插塞包括: 在過孔中在絕緣薄膜上形成第二導電阻擋膜；以及 在過孔中在第二導電阻擋膜上形成金屬插塞。
23.根據權利要求22所述的方法，其中: 第二導電阻擋膜與過孔的第一端相鄰的部分包括第一厚度，所述第一厚度厚于第二導電阻擋膜與過孔的第二端相鄰的部分的第二厚度。
24.一種制造集成電路器件的方法，所述方法包括: 在半導體襯底中形成過孔； 在過孔的內壁上形成過孔絕緣膜； 在過孔中在過孔絕緣膜上形成貫穿硅過孔TSV結構，其中所述TSV結構包括:導電插塞、與導電插塞隔開且圍繞導電插塞的導電阻擋膜、以及導電插塞和導電阻擋膜之間的絕緣薄膜；以及 在TSV結構的一側形成從導電插塞的端部延伸到導電阻擋膜的端部的導電層。
25.根據權利要求24所述的方法，其中: 形成TSV結構包括:將絕緣薄膜形成為具有第一厚度，所述第一厚度薄于過孔絕緣膜的第二厚度。
26.—種集成電路器件,包括: 半導體結構，包括第一部分和第二部分； 半導體結構的第一部分和第二部分之間的過孔結構，所述過孔結構包括: 導電插塞； 與導電插塞隔開的導電阻擋層；以及 導電插塞和導電阻擋層之間的絕緣層。
27.根據權利要求26所述的集成電路器件，還包括導電插塞的端部以及導電阻擋層的端部上的導電層。
28.根據權利要求27所述的集成電路器件，其中，導電層從半導體結構的第一部分的表面延伸到半導體結構的第二部分的表面。
29.根據權利要求28所述的集成電路器件，其中，半導體結構的第一部分的表面、半導體結構的第二部分的表面、導電插塞的端部以及導電阻擋層的端部實質上共面。
30.根據權利要求26所述的集成電路器件，其中: 過孔結構包括貫穿硅過孔結構； 導電阻擋層包括第一導電阻擋層； 導電插塞包括: 金屬插塞；以及 絕緣層和金屬插塞之間的第二導電阻擋層；以及 第二導電阻擋層包括非均勻厚度。
【文檔編號】H01L27/02GK103681573SQ201310366956
【公開日】2014年3月26日 申請日期:2013年8月21日 優先權日:2012年9月12日
【發明者】樸在花, 文光辰, 樸炳律 申請人:三星電子株式會社