半導體器件、制造方法以及晶體管電路的制作方法
【專利摘要】一種晶體管電路包括：第一高電子遷移率晶體管；以及第二高電子遷移率晶體管，具有負閾值電壓，其中第二高電子遷移率晶體管的源極耦接至第一高電子遷移率晶體管的柵極，以及第二高電子遷移率晶體管的柵極耦接至第一高電子遷移率晶體管的源極。本發明可以提高高電子遷移率晶體管的耐受電壓。
【專利說明】半導體器件、制造方法以及晶體管電路
[0001]本申請為申請號201210031265.9，申請日為2012年2月9日，發明名稱為“半導體器件、制造方法以及晶體管電路”的專利申請的分案申請。

【技術領域】
[0002]本文討論的實施例涉及一種半導體器件、用于制造半導體器件的方法以及晶體管電路。

【背景技術】
[0003]由于GaN的高擊穿電場強度和高遷移率，GaN-HEMT(高電子遷移率晶體管)有望用作高功率開關器件。此處，薄絕緣層被直接設置在柵極下方以通過IC(集成電路)所產生的大約幾伏的電壓來驅動GaN-HEMT。如果在源極與漏極之間施加高電壓，則薄絕緣層容易損壞。換句話說，GaN-HEMT本身的耐受電壓不高。
[0004]為了解決上述問題，提出了在GaN-HEMT上具有場板(FP)的半導體器件(以下稱為GaN-FP-HEMT)。根據GaN-FP-HEMT，GaN-HEMT的與源極-漏極電壓相關的耐受電壓被提高到了幾百伏。例如，(參考Wataru Saito，“高電壓GaN-HEMTs中的依賴于電流崩塌現象的場板結構”，IEEE 電子器件，Vol.31，2010 年 7 月，N0.7，pp.559-661，2010 年 7 月。)


【發明內容】

[0005]根據實施例的第一個方案，一種晶體管電路包括:第一高電子遷移率晶體管；以及第二高電子遷移率晶體管，具有負閾值電壓，其中第二高電子遷移率晶體管的源極耦接至第一高電子遷移率晶體管的柵極，以及第二高電子遷移率晶體管的柵極耦接至第一高電子遷移率晶體管的源極。
[0006]根據實施例的第二個方案，一種半導體器件包括:第一化合物半導體膜；層壓膜，其中層疊有第二化合物半導體膜和絕緣膜；以及電極，包括被嵌入在形成于層壓膜上的凹陷中的第一部分以及在第一部分和絕緣膜這兩者之上延伸的第二部分，其中第一部分包括:第一嵌入部分，沿第二部分的延伸方向具有第一長度；以及第二嵌入部分，被置于第一嵌入部分與凹陷的底部之間，且第二嵌入部分具有小于第一長度的第二長度。
[0007]根據實施例的第三個方案，一種半導體器件制造方法包括以下步驟:形成第一化合物半導體膜；在第一化合物半導體膜上形成第二化合物半導體膜；在第二化合物半導體膜上形成具有第一寬度的第一凹陷區；在其上形成有第一凹陷區的第二化合物半導體上形成絕緣膜；在絕緣膜上形成具有大于第一寬度的第二寬度的第二凹陷區，從而暴露出第一凹陷區和第一凹陷區的兩側；以及形成電極，該電極在第一凹陷區和第二凹陷區上方延伸，并位于第二凹陷區外側的絕緣膜上。
[0008]本發明可以提高高電子遷移率晶體管的耐受電壓。

【專利附圖】

【附圖說明】
[0009]圖1為根據第I實施例的晶體管電路的電路圖；
[0010]圖2為第一高電子遷移率晶體管的剖面；
[0011]圖3為第二高電子遷移率晶體管的剖面；
[0012]圖4為示出根據第I實施例的晶體管電路的運行的視圖；
[0013]圖5為示出第I實施例的變形實例的電路圖；
[0014]圖6為根據第2實施例的晶體管電路的平面圖；
[0015]圖7為第2實施例的變形實例的平面圖；
[0016]圖8為根據第3實施例的晶體管電路的電路圖；
[0017]圖9示出第一高電子遷移率晶體管的示例性剖視圖；
[0018]圖10示出第二高電子遷移率晶體管的示例性剖視圖；
[0019]圖1lA為示出用于制造根據第3實施例的晶體管電路的示例性方法的工藝剖面(process cross sect1n)；
[0020]圖1lB為示出用于制造根據第3實施例的晶體管電路的示例性方法的工藝剖面；
[0021]圖1lC為示出用于制造根據第3實施例的晶體管電路的示例性方法的工藝剖面；
[0022]圖12A為示出用于制造根據第3實施例的晶體管電路的示例性方法的工藝剖面；
[0023]圖12B為示出用于制造根據第3實施例的晶體管電路的示例性方法的工藝剖面；
[0024]圖12C為示出用于制造根據第3實施例的晶體管電路的示例性方法的工藝剖面；
[0025]圖13A為示出用于制造根據第3實施例的晶體管電路的示例性方法的工藝剖面；
[0026]圖13B為示出用于制造根據第3實施例的晶體管電路的示例性方法的工藝剖面；
[0027]圖13C為示出用于制造根據第3實施例的晶體管電路的示例性方法的工藝剖面；
[0028]圖14A為示出用于制造根據第3實施例的晶體管電路的示例性方法的工藝剖面；
[0029]圖14B為示出用于制造根據第3實施例的晶體管電路的示例性方法的工藝剖面；
[0030]圖15A為示出用于制造根據第3實施例的晶體管電路的示例性方法的工藝剖面；以及
[0031]圖15B為示出用于制造根據第3實施例的晶體管電路的示例性方法的工藝剖面。

【具體實施方式】
[0032]如前所述，采用FP提高了 GaN-HEMT的與源極-漏極電壓相關的耐受電壓。然而，由于柵極正下方的絕緣層的厚度沒有改變，因而GaN-FP-HEMT的與源極-柵極電壓相關的耐受電壓不高。因此，當向柵極施加大約幾十伏的噪聲時，GaN-FP-HEMT會損壞。
[0033]現在，靜電噪聲很容易達到幾百伏。如果在源極與漏極之間施加如此高的電壓，即使通過場板具有了得以增強的與源極-漏極電壓相關的耐受電壓，仍有可能會出現損壞GaN-FP-HEMT 的情況。
[0034]如此，高電子遷移率晶體管的耐受電壓不足于用于高電壓運行。
[0035]因此，本實施例的一個方案的目的是提供一種高電子遷移率晶體管，其具有的耐受電壓足于用于高電壓運行。
[0036]下面將參照附圖來說明實施例。
[0037](第I實施例)
[0038](I)結構
[0039]圖1為根據本實施例的晶體管電路2的電路圖。晶體管電路2包括第一高電子遷移率晶體管4以及具有負閾值電壓的第二高電子遷移率晶體管6。在圖1中的用虛線描繪的框中，不出第一聞電子遷移率晶體管4和第_■聞電子遷移率晶體管6的等效電路。
[0040]如圖1所示，第二高電子遷移率晶體管6的第二源極S2耦接至第一高電子遷移率晶體管4的第一柵極Gl。而且，第二高電子遷移率晶體管6的第二柵極G2耦接至第一高電子遷移率晶體管4的第一源極SI。
[0041]圖2為第一高電子遷移率晶體管4的剖面。如圖2所示，第一高電子遷移率晶體管4包括設置在襯底8上的半導體異質結10。襯底8例如是Si襯底。
[0042]如圖2所示，半導體異質結10具有包括溝道層12以及堆疊在溝道層12上的阻擋層14的異質結構。例如，溝道層12是非摻雜GaN層。例如，阻擋層14是非摻雜AlGaN層或η型AlGaN層。S卩，例如，半導體異質結10是AlGaN/GaN異質結。
[0043]在AlGaN/GaN異質結中，由于AlGaN阻擋層與GaN溝道層之間的晶格畸變，產生了壓電極化。通過上述壓電極化以及通過自發極化，在AlGaN阻擋層與GaN之間的界面處產生了二維電子氣。
[0044]如圖2所示，第一高電子遷移率晶體管4包括第一源極S1、第一柵極G1、第一場板FPl以及第一漏極D1。第一場板FPl設置在第一柵極Gl與第一漏極Dl之間，并且通過布線15耦接至第一源極SI (參考圖1)。
[0045]如圖2所示，諸如SiN膜等第一絕緣膜24被設置在阻擋層14上。第一柵極凹陷28被設置在層壓膜26上以抵達阻擋層14的內部，其中，在層壓膜26中層疊有阻擋層14和第一絕緣膜24。
[0046]如圖2所示，第一柵極Gl被設置在第一柵極凹陷28中。另外，第一柵極絕緣層30被設置在第一柵極Gl與層壓膜26之間。第一柵極絕緣層30例如是包括AlN膜和SiN膜的層壓膜。
[0047]而且，FP凹陷28a被設置在層壓膜26上以抵達阻擋層14的表面。場板FPl被設置在FP凹陷28a中。另外，FP絕緣層30a被設置在FP凹陷28a與層壓膜26之間。類似于柵極絕緣層30，FP絕緣層30a例如是包括AlN膜和SiN膜的層壓膜。如圖2所示，上述場板FPl在第一柵極Gl與第一漏極Dl之間延伸。
[0048]另外，源極凹陷29a被設置在層壓膜26上以抵達阻擋層14的內部。第一源極SI的一部分被設置在源極凹陷29a中。而且，漏極凹陷29b被設置在層壓膜26上以抵達阻擋層14的內部。第一漏極Dl的一部分被設置在漏極凹陷中。
[0049]由Si02等構成的第二絕緣膜29以這樣的方式設置在第一絕緣膜24上，即覆蓋第一源極S1、第一柵極G1、第一場板FPl以及第一漏極D1。通過設置在第二絕緣膜29上的布線17(參考圖1)，第一場板FPl耦接至源極SI。
[0050]圖3為第二高電子遷移率晶體管6的剖面。除了不包括第一場板FPl且第二柵極凹陷28b幾乎抵達阻擋層14的表面而不透入其中之外，第二高電子遷移率晶體管6的結構與第一高電子遷移率晶體管4的結構大體相同。
[0051]如圖3所示，第二高電子遷移率晶體管6的第二柵極G2的結構和第一高電子遷移率晶體管4的第一場板FPl的結構大體相同。即，第二柵極G2被設置在第二柵極凹陷28b中，其中第二柵極凹陷28b被設置在層壓膜26上以抵達阻擋層14的表面。第二柵極絕緣層30b被設置在第二柵極凹陷28b與層壓膜26之間。
[0052]例如，第一高電子遷移率晶體管4和第二高電子遷移率晶體管6在同一個襯底8上同時形成。例如，第一柵極絕緣層30、第二柵極絕緣層30b以及FP絕緣層30a由單絕緣層形成。
[0053]第二高電子遷移率晶體管6的第二源極S2通過設置在第二絕緣膜29上的布線19(參考圖1)耦接至第一高電子遷移率晶體管4的第一源極SI。
[0054]第一 HEMT4的柵極Gl以及位于其附近的異質結10 (含第一柵極絕緣層30)具有HEMT的功能。而且，第一場板FPl以及位于其附近的異質結10 (含FP絕緣層30a)具有HEMT的功能。因此，如圖1所示，第一高電子遷移率晶體管4的等效電路是包括對應于第一柵極Gl的HEMT32以及對應于第一場板FPl的HEMT34(以下稱為第一 FP-HEMT)的串聯電路。
[0055]對應于第一柵極Gl的HEMT32的閾值例如是IV至3V。而且，位于第一柵極Gl下方的絕緣層30的耐受電壓(以下稱為第一柵極的耐受電壓，其與第一源極SI和第一柵極Gl之間的電壓相關)例如是大約1V。
[0056]第一 FP-HEMT34的閾值例如是-7V至-8V的負電壓。第一 FP-HEMT34的閾值的絕對值(例如，7V至8V)低于第一柵極Gl的耐受電壓(例如，大約10V)。以下，閾值的絕對值稱為閾值絕對值。
[0057]第一柵極Gl下方的阻擋層14比第一場板FPl下方的阻擋層14薄。因此，對應于第一柵極Gl的HEMT32的閾值(例如，IV至3V)高于第一 FP-HEMT的閾值(例如，-7V至-8V)。另一方面，第一柵極Gl的耐受電壓(例如，10V)低于第一場板FPl的耐受電壓(例如，100V)。
[0058]此處，第一場板FPl的耐受電壓是位于第一場板FPl下方的絕緣層30a的耐受電壓(以下稱為第一場板FPl的耐受電壓，其與第一 FP-HEMT的源極-柵極電壓相關)。第一 FP-HEMT的源極-柵極電壓是節點NI (其位于第一柵極Gl與第一場板FPl之間)與第一場板FPl之間的電壓。
[0059]第二高電子遷移率晶體管6具有負閾值電壓(例如，-7V至-8V)。此處，第二高電子遷移率晶體管6的閾值絕對值高于對應于第一柵極Gl的HEMT32的閾值(例如，大約IV至3V)。而且，第二高電子遷移率晶體管6的柵極G2的耐受電壓(例如，大約100V)高于第一高電子遷移率晶體管4的柵極Gl的耐受電壓(例如，大約10V)。
[0060]此外，如圖2所示，位于根據本實施例的第二高電子遷移率晶體管6的第二柵極G2下方的結構和位于第一場板FPl下方的結構大體相同。因此，第二高電子遷移率晶體管6的特性(閾值、耐受電壓等)和第一 FP-HEMT34的特性大體相同。然而，位于第二高電子遷移率晶體管6下方的結構也可以與位于第一場板FPl下方的結構不同。
[0061]此處，柵極的耐受電壓是位于柵極下方的絕緣層的耐受電壓(接近介電擊穿發生之前的電壓)，其中此處的絕緣層的耐受電壓與對應于柵極的HEMT的源極-柵極電壓相關。場板的耐受電壓是場板下方的絕緣層的耐受電壓(接近介電擊穿發生之前的電壓)，此處的絕緣層的耐受電壓與對應于場板的HEMT的源極-柵極電壓相關。
[0062]下文中，柵極的耐受電壓和場板的耐受電壓被統稱為柵極耐受電壓。而且，柵極(或場板)下方的絕緣層的擊穿被稱為柵極(或場板)擊穿。
[0063]順便提及的是，所述HEMT具有相對于柵極的對稱結構。因此，柵極(或場板)的與漏極-柵極電壓有關的耐受電壓大體等于柵極(或場板)的與源極-柵極電壓有關的耐受電壓。
[0064](2)運行
[0065]如圖1所示，第一高電子遷移率晶體管4的源極SI和漏極Dl分別耦接至晶體管電路2的源極端子ST和漏極端子DT。第二高電子遷移率晶體管6的漏極D2耦接至晶體管電路2的柵極端子GT。向漏極端子DT施加正電壓(例如，大約幾十伏)，并且將地電位(=0V)供應至源極端子ST。
[0066]圖4為示出根據本實施例的晶體管電路2的運行的視圖。水平軸表示時間。垂直軸表示與接地平面相關的電壓(即，電位)。實線表示第一高電子遷移率晶體管4的柵極Gl處的電位38。虛線表示向柵極端子GT施加的電位36(以下稱為柵極驅動電位)。圖4的上部示出對應于第二高電子遷移率晶體管6的運行狀態的四個階段P1-P4。
[0067]現在，第二高電子遷移率晶體管6的源極-柵極電位是第二源極S2處的電位VS2與第二柵極G2處的電位VG2之間的電位差( = VG2-VS2)。如圖1所示，第二高電子遷移率晶體管6的源極S2耦接至第一柵極Gl。因此，第二高電子遷移率晶體管6的源極S2處的電位VS2與第一柵極Gl處的電位VGl相等(VS2 = VGl)。
[0068]而且，第二高電子遷移率晶體管6的柵極G2處的電位VG2與第一源極處的電位VSl相等(VG2 = VSl)。此處，耦接至源極端子ST的第一源極處的電位VSl是地電位(=0V)。因此，第二高電子遷移率晶體管6的柵極G2處的電位VG2是0V(VG2 = 0V)。
[0069]因此，第二高電子遷移率晶體管6的源極-柵極電位VSG( = VG2_VS2)由等式(I)來表示。
[0070]VSG = -VGl......(I)
[0071]—階段P1—
[0072]階段Pl是將施加到柵極端子GT的驅動電位(以下稱為柵極驅動電位)保持于低電平的期間。在圖4所示的實例中，低電平的電位(使晶體管電路2處于不導通狀態的電位電平)為0V。此時，第一柵極Gl的電位VGl為0V。因此，從等式⑴可以明顯看出，第二高電子遷移率晶體管6的源極-柵極電位VSG為0V。
[0073]如前文所述，第二高電子遷移率晶體管6的閾值是負電壓(例如，-7V至-8V)。因此，因為源極-柵極電位VSG ( = 0V)不低于閾值(負電壓)，所以第二高電子遷移率晶體管6導通。
[0074]—階段P2—
[0075]階段P2是從柵極驅動電位36自低電平開始上升開始并持續到升至第二高電子遷移率晶體管6的閾值絕對值的期間。在圖4所示的實例中，柵極驅動電位的峰值(例如，大約14V至16V)大約是第一高電子遷移率晶體管4的閾值(例如，大約7V至8V)的兩倍。此處，峰值是聞電平電位。
[0076]當柵極驅動電位開始上升時，電流經由處于導通狀態的第二高電子遷移率晶體管6供應至第一柵極G1。第一高電子遷移率晶體管4的源極-柵極電容通過上述電流充電。結果是，第一柵極Gl處的電位38隨著柵極驅動電位36上升。
[0077]—階段P3—
[0078]階段P3是從柵極驅動電位36進一步自第二高電子遷移率晶體管6的閾值絕對值上升時開始、之后持續下降直到再次回到第二高電子遷移率晶體管6的閾值絕對值的期間。
[0079]當柵極驅動電位36超過第二高電子遷移率晶體管6的閾值絕對值(例如，7V至8V)時，第一柵極Gl處的電位VGl達到略超過第二高電子遷移率晶體管6的閾值絕對值的電位。然后，從等式(I)可以明顯看出，第二高電子遷移率晶體管6的源極-柵極電位VSG變得略低于第二高電子遷移率晶體管6的閾值。此時，第二高電子遷移率晶體管6變為不導通狀態。
[0080]由此，第一高電子遷移率晶體管4的源極-柵極電容停止充電。因此，第一柵極Gl處的電位VGl未上升到高于第二高電子遷移率晶體管6的閾值絕對值或上升到那種程度。
[0081]之后，柵極驅動電位36達到高電平的電位，并且將高電平的電位保持一段時間。然后，柵極驅動電位36開始下降，并且再次達到第二高電子遷移率晶體管6的閾值絕對值。在上述期間內，第二高電子遷移率晶體管6保持在不導通狀態。因此，第一柵極Gl處的電位VGl維持在第二高電子遷移率晶體管6的閾值絕對值或維持在那種程度。
[0082]—階段P4—
[0083]階段P4是在柵極驅動電位36下降到第二高電子遷移率晶體管6的閾值絕對值或更低之后的期間。
[0084]第二高電子遷移率晶體管6的漏極-柵極電壓VDG是第二漏極D2的電位VD2與第二柵極G2的電位VG2之間的電位差(=VG2-VD2)。如前文所述，第二柵極G2處的電位VG2為0V。因此，第二高電子遷移率晶體管6的漏極-柵極電壓VDG由等式(2)來表示。
[0085]VDG = -VD2......(2)
[0086]因此，當柵極驅動電位36變得低于第二高電子遷移率晶體管6的閾值絕對值時，第二高電子遷移率晶體管6的漏極-柵極電位變為所述閾值或更高。這使得第二高電子遷移率晶體管6導通。然后，第一高電子遷移率晶體管4的源極-柵極電容經由第二高電子遷移率晶體管6放電。結果是，第一柵極Gl的電位38與柵極驅動電位36—起下降。
[0087]第一高電子遷移率晶體管4的源極-柵極電容繼續放電直到柵極驅動電位36達到低電平。當柵極驅動電位36達到低電平時，停止放電。
[0088]結果是，第一柵極Gl處的電位38下降到低電平的電位(=0V)，之后，維持處于低電平的電位。在柵極驅動電位36達到低電平的電位之后，第一晶體管4和第二晶體管6的狀態對應于處于階段Pl的第一高電子遷移率晶體管4和第二高電子遷移率晶體管6的狀態。
[0089]—導通控制一
[0090]如前文參考圖4所述，第一柵極Gl處的電位38與柵極驅動電位36 —起上升到第二高電子遷移率晶體管6的閾值絕對值或上升到那種程度。在保持于閾值絕對值附近一段時間之后，第一柵極Gl處的電位38隨著柵極驅動電位36下降。如前文所述，第二高電子遷移率晶體管6的閾值絕對值(例如，7V至8V)高于對應于第一柵極Gl的HEMT32的閾值(例如，大約IV至3V)。
[0091]因此，當柵極驅動電位36達到高電平電位時，對應于第一柵極Gl的HEMT32變為導通。然后，第一 FP-HEMT的源極(即，第一節點NI)與第一場板FPl之間的電位差變為0V，這樣，第一 FP-HEMT變為導通。由此，第一高電子遷移率晶體管4變為導通。
[0092]另一方面，當柵極驅動電位36達到低電平時，對應于第一柵極Gl的HEMT32變為不導通。然后，如后文將要描述的，第一 FP-HEMT34的源極與其第一場板FPl之間的電位差變為FP-HEMT34的閾值或更小，這樣，第一 FP-HEMT34變為不導通狀態。由此，第一高電子遷移率晶體管4變為不導通狀態。
[0093]用這樣的方式，通過柵極驅動電位36來控制第一高電子遷移率晶體管4的導通狀態。
[0094]—耐受電壓一
[0095]如上所述，第一柵極電位38的峰值(VGl)高達第二高電子遷移率晶體管6的閾值的絕對值ABS Vth，或達到那種程度。此處，第二高電子遷移率晶體管6的閾值絕對值ABS Vth (例如，7V至8V)低于第一柵極Gl的耐受電壓BV(例如，大約10V)(VG1大約=ABSVth〈BV)。因此，第一柵極電位VGl低于第一高電子遷移率晶體管的柵極的耐受電壓(VGKBV)。
[0096]此處，第一柵極電位38 (VGl)是第一高電子遷移率晶體管4的源極-柵極電壓。因此，根據本晶體管電路2，通過第二高電子遷移率晶體管6，第一高電子遷移率晶體管4的源極-柵極電壓( = VGl)被限制為低于第一高電子遷移率晶體管4的柵極耐受電壓BV的電壓。因此，向柵極端子GT施加的電位未將第一柵極Gl損壞。換句話說，第一高電子遷移率晶體管4得到了第二高電子遷移率晶體管6的保護。
[0097]例如，即使柵極驅動電位的高電平的電位高于(含等于)第一高電子遷移率晶體管4的耐受電壓，第一柵極Gl也不會損壞。而且，即使由于噪聲而使得高于(含等于)耐受電壓的電壓被施加到柵極端子GT，第一柵極Gl也不會損壞。
[0098]此外，第二高電子遷移率晶體管6的耐受電壓例如是大約100V。因此，即使將大約幾十伏的噪聲施加到柵極端子GT，第二高電子遷移率晶體管6也不會損壞。
[0099]這樣，在根據本實施例的半導體器件2中，第二高電子遷移率晶體管6將第一高電子遷移率晶體管4的源極與柵極之間的電壓限制為低于第一高電子遷移率晶體管4的柵極耐受電壓的電壓。由此，防止了第一高電子遷移率晶體管4的破損。此處，“源極與柵極之間的電壓”表示與源極和柵極之間的電壓的絕對值相等的值。
[0100]在上述說明中，假設了將正電位施加到柵極端子GT的情況。這種情況下，正電位被施加到第一柵極G1，由于所述正電位而在柵極下方的溝道層12中產生二維電子氣。由此，大的電場被施加到絕緣層30和阻擋層14，這使得絕緣層30和阻擋層14更容易破損。根據本實施例，通過設置第二高電子遷移率晶體管6，限制了施加到絕緣層30和阻擋層14的電場，從而防止了絕緣層30和阻擋層14的破損。
[0101]另一方面，當向柵極端子GT輸入電位變為負值的噪聲時,也向第一柵極Gl施加了負電位。這種情況下，沒有產生二維電子氣，并且耗盡層延伸到溝道層12中。由此，難以加強施加到絕緣層30和阻擋層14的電場。因此，盡管采取了任何特殊措施，如果將電位變為負值的噪聲輸入到柵極端子，則根據本實施例的晶體管電路2不太容易損壞。
[0102]—場板FP1—
[0103]如圖1所不，第一節點NI存在于第一場板FPl與第一柵極Gl之間。在將高電平的電位施加到柵極端子GT的狀態下，對應于第一柵極Gl的HEMT32以及第一 FP-HEMT34導通。此時，第一節點NI處的電位大約為0V。
[0104]當向柵極端子GT施加低電平的電位時，對應于第一柵極Gl的HEMT32變為不導通狀態。然后，在第一節點NI上寄生的寄生電容(未示出)經由第一 FP-HEMT34充電。
[0105]通過這種充電,第一節點NI處的電位上升。當第一節點NI處的電位略超過第一FP-HEMT34的閾值絕對值(例如，大約7V至8V)時，第一 FP-HEMT34的源極-柵極電壓變得略低于其閾值。這使得第一 FP-HEMT34不導通，且寄生電容也不再充電。結果是，第一節點NI處的電位變為第一 FP-HEMT34的閾值絕對值或達到那種程度。
[0106]根據本實施例的第一 FP-HEMT34的閾值絕對值(例如，大約7V至8V)低于對應于第一柵極Gl的HEMT32的柵極耐受電壓(例如，大約10V)。因此，即使將高于對應于第一柵極Gl的HEMT32的耐受電壓(與源極-漏極電壓相關)的電位(例如，幾十伏)施加到漏極端子DT，第一高電子遷移率晶體管4也不會損壞。換句話說，對應于第一柵極Gl的HEMT32受到了第一 FP-HEMT34的保護。
[0107]此外，當第一高電子遷移率晶體管4的耐受電壓足夠高時，或者當未給漏極端子DT施加大的電壓時，不需要第一 FP-HEMT FPl。
[0108]順便提及的是，當高電子遷移率晶體管處于導通狀態時，漏極電位基本為0V。因此，柵極不會損壞。另一方面，如果沒有設置場板，則當高電子遷移率晶體管變為不導通時，柵極可能容易損壞。在那種情況下，當高電子遷移率晶體管變為不導通時，漏極電位的提高導致柵極破損。
[0109]在上述實例中，對應于第一柵極Gl的HEMT32的閾值是正電壓。然而，對應于第一柵極Gl的HEMT32的閾值也可以是負電壓。
[0110]而且，在上述實例中，將地電位供應至源極端子ST。然而，也可以將正電位或負電位供應至源極端子ST。在這種情況下，晶體管電路2以與上述說明中的基本相同的方式來運行，只是需要將供應至源極端子ST的電位從地電位替換為負電位或正電位。由于與上述相同的原因，晶體管電路2的柵極耐受電壓也變得較高。
[0111](3)變形實例
[0112]圖5為示出本實施例的變形實例2a的電路圖。如圖5所示，在變形實例2a中，設置了與第二高電子遷移率晶體管6串聯耦接的第三高電子遷移率晶體管40。
[0113]第三高電子遷移率晶體管40的第三柵極G3耦接至第一高電子遷移率晶體管4的第一漏極D1。第三高電子遷移率晶體管40的閾值是負電壓。而且，第三高電子遷移率晶體管40的閾值絕對值高于第一高電子遷移率晶體管4的閾值,且低于第一高電子遷移率晶體管4的柵極耐受電壓。通過將第三高電子遷移率晶體管40配置為與第二高電子遷移率晶體管6基本相同的結構來獲得這種特性。
[0114]在上述“⑵運行”中，作為前提，源極端子ST處的電位低于漏極端子DT處的電位。然而，源極端子ST處的電位不總是低于漏極端子DT處的電位。例如，當較大的噪聲電流在將接地層連接至源極端子ST的布線中流動時，出現了源極端子ST處的電位高于漏極端子DT處的電位的情況。
[0115]這種情況下，因為源極端子ST處的高電位被施加到第二高電子遷移率晶體管6的柵極，所以第二高電子遷移率晶體管6不容易變為不導通狀態。因此，當向柵極端子GT施加柵極驅動電位時，第二高電子遷移率晶體管6難以限制第一柵極Gl的電位上升。
[0116]作為對比，包括柵極G3(被耦接至較低電位側的漏極端子DT)的第三高電子遷移率晶體管40容易變為不導通狀態。因此，如果柵極驅動電位上升，則第三高電子遷移率晶體管40變為不導通狀態，并限制第一柵極Gl的電位上升。
[0117]此時，第一柵極Gl與第一源極SI之間的電位差或源極-柵極電壓被限制為第三高電子遷移率晶體管40的閾值絕對值或達到那種程度。上述閾值絕對值低于第一高電子遷移率晶體管4的耐受電壓。因此，根據變形實例2a，即使源極端子ST處的電位變得高于漏極端子處的電位，也可以防止第一柵極Gl破損。
[0118]另外，第三高電子遷移率晶體管40的閾值絕對值高于對應于第一柵極Gl的HEMT32的閾值。因此，第三高電子遷移率晶體管40沒有防止第一高電子遷移率晶體管4導通。此處，也可以將第三高電子遷移率晶體管40設置在第一柵極Gl與第二高電子遷移率晶體管6之間。
[0119](第2實施例)
[0120]圖6為根據本實施例的晶體管電路2b的平面圖。在第I實施例中，一個第一高電子遷移率晶體管4耦接至一個第二高電子遷移率晶體管6。另一方面，如圖6所示，在根據本實施例的晶體管電路2b中，多個第一高電子遷移率晶體管4耦接至一個第二高電子遷移率晶體管6。此處，第一高電子遷移率晶體管4和第二高電子遷移率晶體管6是在同一個襯底上形成的器件。
[0121]第一高電子遷移率晶體管4和第二高電子遷移率晶體管6的結構與根據第I實施例(參考圖2、圖3得以描述)的第一高電子遷移率晶體管和第二高電子遷移率晶體管的結構大體相同。例如，通過離子注入形成位于包括多個第一高電子遷移率晶體管4的區域與包括第二高電子遷移率晶體管6的區域之間的區域，以具有高電阻。
[0122]源極端子ST、漏極端子DT以及柵極端子GT是被設置在第二絕緣膜29中的電極焊盤(參考圖2、圖3)。被設置在第二絕緣膜29上的布線42a、布線42b、布線42c耦接至上述電極焊盤。第一源極SI和第二源極S2、第一漏極Dl和第二漏極D2、第一柵極Gl和第二柵極G2以及場板FPl (以下稱為第一源極S1、S2等)耦接至布線42a、布線42b、布線42c。第一源極S1、S2等與布線42a、布線42b、布線42c通過被設置在第二絕緣膜29上的引出電極44而耦接。此處，在圖6中，在透視第二絕緣膜29的狀態下畫出第一源極S1、S2等。
[0123]如上所述，第一高電子遷移率晶體管4和第二高電子遷移率晶體管6的結構與第I實施例中描述的第一高電子遷移率晶體管和第二高電子遷移率晶體管的結構大體相同。然而，每一個第一高電子遷移率晶體管4的第一源極SI和第一漏極Dl由每一個相鄰的第一高電子遷移率晶體管4共用。
[0124]如圖6所示，在根據本實施例的晶體管電路2b中，多個第一高電子遷移率晶體管4耦接至源極端子ST和漏極端子DT。因此而獲得高輸出功率。
[0125]圖7為本實施例的變形實例2c的平面圖。在變形實例2c中，多個第二高電子遷移率晶體管6被置于晶體管電路2c的中心部分。另外，在變形實例2c中，設置了多個包括多個第一高電子遷移率晶體管4(未示出)的晶體管區46。
[0126]多個第二晶體管6分別耦接至多個第一高電子遷移率晶體管4，其中每一個第一高電子遷移率晶體管4被包括在多個晶體管區46的任何一個中。因此，被置于中心部分的多個第二高電子遷移率晶體管6共同限制了設置在變形實例2c中的第一高電子遷移率晶體管4的柵極電壓的上升。
[0127]因為布線42a、布線42b、布線42c的電阻與寄生電容的影響，使得施加到第一高電子遷移率晶體管4的電壓因器件不同而不同。由此，在具有多個第一高電子遷移率晶體管4的晶體管電路中會容易出現異常運行。
[0128]在晶體管電路2c兩端處，施加到第一高電子遷移率晶體管4的電壓離散度趨于較大。如圖7所示，為了解決此問題，根據本實施例，通過在中心部分配置多個第二高電子遷移率晶體管6來減緩所施加電壓的離散度。由此，抑制第一高電子遷移率晶體管4的異常運行。
[0129]此外，可以僅僅通過以分布方式配置多個第二高電子遷移率晶體管6來減緩所施加電壓的離散度。
[0130](第3實施例)
[0131]圖8為根據本實施例的晶體管電路2d的電路圖。如圖8所示，晶體管電路2d與第I實施例的晶體管電路2相似。因此，將省略對與第I實施例的晶體管電路2共同的部分的說明。
[0132]如圖8所不，晶體管電路2d包括第一聞電子遷移率晶體管4a和第_■聞電子遷移率晶體管6a。
[0133](I)第一高電子遷移率晶體管
[0134]第一高電子遷移率晶體管4a包括第一柵極G1、第一場板FPla以及第二場板FP2。
[0135]與第I實施例中的第一場板FPl類似，第一場板FPla是被設置在第一柵極Gl與第一漏極Dl之間的場板。第一場板FPla可以是其一部分在第一柵極Gl與第一漏極Dl之間延伸的場板(參考后文描述的“柵極和場板結構”)。
[0136]第二場板FP2是被設置在第一場板FPla與第一漏極Dl之間的場板。場板FP2可以是其一部分在第一場板FPla與第一漏極Dl之間延伸的場板(參考后文描述的“柵極和場板結構”)。
[0137]如圖8所不,第一高電子遷移率晶體管4a包括對應于第一柵極Gl的HEMT32、對應于第一場板FPla的第一 FP-HEMT34a以及對應于第二場板FP2的第二 FP-HEMT48。
[0138]與第I實施例類似，對應于第一柵極Gl的HEMT32具有正閾值(例如，IV至3V)。而且，第一 FP-HEMT34a具有負閾值電壓(例如，大約-7V至-8V)。第二 FP-HEMT48具有低于第一 FP-HEMT34a的閾值的負閾值電壓(例如，大約-80V)。
[0139]而且，與第I實施例類似，源極端子ST接地，并且將正電位供應至漏極端子DT。另一方面，與第I實施例中的第一場板FPl不同，第一場板FPla耦接至第一柵極G1。而且，第二場板FP2耦接至第一柵極Gl。
[0140]當向第一柵極Gl施加低電平電位(例如，0V)時，對應于第一柵極Gl的HEMT32變為不導通。此時，第一場板FPla的電位是低電平電位。因此，第一節點NI處的電位(第一柵極Gl與第一場板FPla之間的節點)上升到將第一 FP-HEMT34a的閾值絕對值(例如，7V至8V)與低電平電位(例如，0V)相加的電位。
[0141]與第I實施例類似，第一 FP_HEMT34a的閾值絕對值(例如，大約7V至8V)低于第一柵極Gl的柵極耐受電壓(例如，大約10V)。因此，第一柵極Gl沒有被第一節點NI處的電位損壞。
[0142]類似地，當向第一柵極Gl施加低電平電位時，第二節點N2處的電位上升到將第二FP-HEMT48的閾值絕對值(例如，大約80V)與低電平電位(例如，大約OV)相加的電位。第二節點N2是第一場板FPla與第二場板FP2之間的節點。
[0143]第二 FP-HEMT48的閾值絕對值(例如，80V或大約80V)低于第一 FP_HEMT34a的柵極耐受電壓(例如，100V或大約100V)。因此，第一場板FPla沒有被第二節點N2處的電位損壞。
[0144]第二場板FP2的柵極耐受電壓(例如，大約IkV)高于第一 FP_HEMT34a的柵極耐受電壓(例如，大約100V)。因此，即使將高于第一場板FPla的柵極耐受電壓的電位施加到漏極端子DT，第二 FP-HEMT48也不會損壞。
[0145]因此，根據本實施例，晶體管電路2d的與源極端子ST和漏極端子DT之間的電壓相關的耐受電壓變得高于第I實施例和第2實施例中(不包括第二場板FP2)的晶體管電路的耐受電壓。例如，即使將大約幾百伏的噪聲電壓輸入到漏極端子DT，晶體管電路2d也不會損壞。
[0146](2)第二高電子遷移率晶體管
[0147]第二高電子遷移率晶體管6a包括第二柵極G2和第三場板FP3。第二柵極G2和第三場板FP3耦接至第一高電子遷移率晶體管4a的源極SI。
[0148]第三場板FP3是設置在第二柵極G2與柵極端子GT之間的場板。第三場板FP3也可以是其一部分在第二柵極G2與柵極端子GT之間延伸的場板(參考后文描述的“柵極和場板結構”)。
[0149]如圖8所示，第二高電子遷移率晶體管6a包括對應于第二柵極G2的HEMT5O以及對應于第三場板FP3的第三FP-HEMT52。
[0150]與第I實施例類似，對應于第二柵極G2的HEMT50具有負閾值電壓(例如，大約-7V至-8V)。第三FP-HEMT52具有低于對應于第二柵極G2的HEMT50的閾值電壓的負閾值電壓(例如，大約-80V)。
[0151]在將低電平電位施加到柵極端子GT的狀態下，對應于第二柵極G2的HEMT50以及第三FP-HEMT52導通。當施加到柵極端子GT的電位上升時，對應于第一柵極Gl的HEMT32的源極-柵極電容充電。結果是，對應于第二柵極G2的HEMT50的源極電位上升。
[0152]當柵極驅動電位(施加到柵極端子GT的電位)超過對應于第二柵極G2的HEMT50的閾值絕對值時，其源極-柵極電壓變得低于所述閾值。因此，對應于第二柵極G2的HEMT50變為不導通狀態。結果是，第一柵極Gl處的電位被固定在對應于第二柵極G2的HEMT50的閾值絕對值附近。
[0153]當柵極驅動電位進一步上升為超過第三FP-HEMT52的閾值絕對值時，第三FP-HEMT52變為不導通狀態。結果是，在第二柵極G2與第三場板FP3之間的第三節點N3處的電位被固定為第三FP-HEMT52的閾值絕對值或達到那種程度。
[0154]與第I實施例類似，對應于第二柵極G2的HEMT50的閾值絕對值(例如，大約7V至8V)低于對應于第一柵極Gl的HEMT32的柵極耐受電壓(例如，大約10V)。因此，第一柵極(即，第一柵極Gl處的電位)沒有被第二源極S2處的電位損壞。
[0155]而且，第三FP-HEMT52的閾值絕對值(例如，大約80V)低于對應于第二柵極G2的HEMT50的柵極耐受電壓(例如，大約100V)。因此，第二柵極G2沒有被第三節點N3處的電位損壞。
[0156]第三場板的耐受電壓(例如，大約IkV)高于第二柵極G2的耐受電壓(例如，大約100V)。因此，即使將高于第二柵極G2的耐受電壓的電位(例如，幾百伏)施加到柵極端子GT,第三FP-HEMT52也不會損壞。
[0157]因此，根據本實施例，第一柵極Gl的與源極端子ST和柵極端子GT之間的電壓相關的耐受電壓變得高于根據第I實施例與第2實施例(不包括第三FP-HEMT52)中的晶體管電路的耐受電壓。例如，即使將大約幾百伏的噪聲電壓輸入到柵極端子GT，晶體管電路2d也不會損壞。
[0158](3)柵極和場板結構
[0159]圖9示出第一高電子遷移率晶體管4a的示例性剖視圖。
[0160]如圖9所示，第一高電子遷移率晶體管4a包括第一化合物半導體膜(溝道層12)和層壓膜26。在層壓膜26中，層疊有第二化合物半導體膜(阻擋層14)和第一絕緣膜24。
[0161]第一高電子遷移率晶體管4a包括被置于第一源極SI與第一漏極Dl之間的第一電極54。第一電極54包括第一部分56和板狀第二部分58，其中第一部分56被嵌入在層壓膜26上形成的第一凹陷28b中，板狀第二部分58延伸到第一部分56和第一絕緣膜24這兩者之上。第三柵極絕緣層30c被設置在第一電極54與層壓膜26之間。第二部分58具有特定的長度(例如，0.1 μ m至幾μ m)。
[0162]第一部分56包括板狀第一嵌入部分60，該板狀第一嵌入部分60沿第二部分58的延伸方向具有第一長度(例如，0.1ym至幾μπι)。第一部分56還包括被置于第一嵌入部分60與第一凹陷28b的底部之間的板狀第二嵌入部分62，該板狀第二嵌入部分62沿前述延伸方向具有小于第一長度的第二長度(例如，0.1 μ m或更大)。如圖9所示，上述延伸方向是從第一高電子遷移率晶體管4a的源極SI朝向其漏極Dl的方向。
[0163]在圖9所示的實例中，第一凹陷28b抵達阻擋層14的內部。然而，第一凹陷28b也可以不抵達阻擋層14的內部。換句話說，第一凹陷28b可以停止在阻擋層14的表面處或停止在第一絕緣膜24的內部。當第一凹陷28b停止在第一絕緣膜24的內部時，可以省略第三柵極絕緣層30c。
[0164]第二嵌入部分62是第一柵極Gl。第一嵌入部分60是第一場板FPl。第二部分58是第二場板FP2。第一嵌入部分60、第二嵌入部分62以及第二部分58整體形成且彼此耦接。
[0165]如圖9所示，第一場板FPl (第一嵌入部分60)擴展到第一柵極Gl (第二嵌入部分62)的兩側。如圖9所示，上述擴展部分的一側(第一場板FPl的一部分)在第一柵極Gl (第二嵌入部分62)與第一漏極Dl之間延伸。上述部分用作場板，以便將其與第一柵極Gl之間邊界處的電位限制為第一場板FPl的閾值絕對值或達到那種程度。
[0166]另外，第二場板FP2(第二部分58)擴展到第一場板FPl (第一嵌入部分60)的兩偵U。上述擴展部分的一側(第二場板FP2的一部分)在第一場板FPl (第一嵌入部分60)與第一漏極Dl之間延伸。上述擴展部分的一側用作場板，并且將其與第一場板FPl之間邊界處的電位限制為第二場板FP2的閾值絕對值或達到那種程度。
[0167]即，第一電極54是將第一柵極Gl、第一場板FPl以及第二場板FP2結合于其中的電極。
[0168]圖10示出第二高電子遷移率晶體管6a的示例性剖視圖。
[0169]如圖10所示，第二高電子遷移率晶體管6a包括第一化合物半導體膜(溝道層12)和層壓膜26。在層壓膜26中，層疊有第二化合物半導體膜(阻擋層14)和第一絕緣膜24。
[0170]第二高電子遷移率晶體管6a包括置于第二源極S2與第二漏極D2之間的第二電極54a。第二電極54a包括被嵌入在形成于層壓膜26上的第二凹陷28c中的具有特定長度(例如，0.1 μ m至幾μ m)的板狀第一部分56a。第二電極54a還包括延伸到第一部分56a和第一絕緣膜24這兩者之上的板狀第二部分58a。
[0171]第四柵極絕緣層30d被設置在第二電極54a與層壓膜26之間。在圖10所示的實例中，第二凹陷28c抵達阻擋層14的表面。然而，第二凹陷28c也可以停止在第一絕緣膜24的內部。當第二凹陷28c停止在第一絕緣膜24的內部時，可以省略第四柵極絕緣層30d。
[0172]第一部分56a是第二柵極G2。第二部分58a是第三場板FP3。第一部分56a和第二部分58a整體形成且彼此耦接。
[0173]如圖10所示，第三場板FP3的一部分(第二部分58a)在第二柵極G2(第一部分56a)與第二漏極D2之間延伸。上述部分用作場板，并且將其與第二柵極G2之間邊界處的電位限制為第三場板FP3的閾值絕對值或達到那種程度。
[0174]換句話說，第二電極54a是將第二柵極G2和第三場板FP3結合于其中的電極。
[0175](4)制造方法
[0176]圖1lA至圖15B為示出用于制造根據本實施例的晶體管電路的示例性方法的工藝剖面。
[0177]在圖1lA至圖15B所示的制造工藝中，描述了用于制造還具有第四場板FP4的晶體管電路的方法，其中第四場板FP4位于第一電極54與第一漏極Dl之間，如圖15B所不。第四場板FP4耦接至第一源極SI。
[0178]首先，如圖1lA所示，將Si襯底64準備好。例如，Si襯底是p型(111)襯底。通過使用金屬有機化學氣相沉積等，在上述Si襯底64上連續生長下述層:A1N緩沖層66 ;例如厚度為大約20-40nm的GaN層(第一化合物半導體膜)68 ;例如厚度為大約10_30nm的AlGaN層(第二化合物半導體膜)70 ；以及，例如弧度為大約2_8nm的GaN層72。此處，可以省略GaN層72。
[0179]其次，如圖1IB所示，在GaN層72上形成光致抗蝕劑膜76，該光致抗蝕劑膜76具有對應于第一嵌入部分60的開口 74。使用光致抗蝕劑膜76作為掩模，通過干蝕刻形成抵達AlGaN層70的第一凹陷區78。例如，對應于第二嵌入部分62的第一凹陷區78的第一寬度是大約0.1 μ m至幾μ m。
[0180]在去除光致抗蝕劑膜76之后，在GaN層72和第一凹陷區78上形成用于防止溝道效應的SiN(未示出)。在SiN膜上形成光致抗蝕劑膜(未示出)，該光致抗蝕劑膜具有對應于器件隔離區80的開口。通過使用所述光致抗蝕劑膜作為掩模，在10kV下注入Ar離子，從而，如圖1lC所示，形成器件隔離區80。
[0181]在去除用于防止溝道效應的SiN之后，如圖12A所示，通過等離子體CVD (化學氣相沉積)方法在形成有第一溝道區78的AlGaN層70、以及GaN層72上形成具有200_400nm厚度的SiN膜(第一絕緣膜)82。
[0182]另外，在SiN層82上形成光致抗蝕劑膜86，其中該光致抗蝕劑膜86具有對應于第一高電子遷移率晶體管4a的第二嵌入部分62的開口 84。在光致抗蝕劑膜86上還設置了對應于第二高電子遷移率晶體管6a的第一部分56a的開口(未不出)。
[0183]通過使用光致抗蝕劑膜86作為掩模對SiN膜82進行干蝕刻，在SiN膜82上形成具有第二寬度(例如，大約0.2μπι至幾μπι)的第二凹陷區88，其中所述第二寬度寬于第一凹陷區78的第一寬度。由此，暴露出第一凹陷區78和位于第一凹陷區兩側的化合物半導體層。
[0184]在去除光致抗蝕劑膜86之后，在形成有第二凹陷區88的SiN膜(第一絕緣膜)82以及暴露的第一凹陷區78的表面上連續沉積例如厚度為15-25nm的AlN膜以及例如厚度為15-25nm的SiN膜。由此，如圖12B所示，形成了變成第三柵極絕緣層30c的絕緣層90。上述AlN膜和SiN膜分別通過ALD (原子層沉積)方法和等離子體CVD方法形成。
[0185]如圖12C所示，通過在絕緣層90的上方連續沉積例如厚度為40_60nm的TaN以及例如厚度為300-500nm的Al膜來形成導電膜92。
[0186]在導電膜92上形成對應于第一高電子遷移率晶體管4a的第一電極54以及對應于第二高電子遷移率晶體管6a的第二電極54a的抗蝕劑膜94。這種抗蝕劑膜94還形成在第四場板FP4的形成位置處。
[0187]如圖13A所示，通過使用抗蝕劑膜94作為掩模而對導電膜92和絕緣層90進行干蝕刻，形成第一電極54、第二電極54a(未示出)、第四場板FP4、以及第三絕緣層至第四絕緣層 30c_30e。
[0188]之后，去除抗蝕劑膜94，如圖13B所示，使用TEOS (正硅酸乙酯)作為原材料，通過CVD方法形成例如厚度為200-400nm的Si02膜96。
[0189]在Si02膜96上形成具有4種開口 98的抗蝕劑膜100，其中所述開口 98分別對應于第一源極SI和第二源極S2以及第一漏極Dl和第二漏極D2 (以下稱為第一源極S1、第一漏極Dl等)。如圖13C所示，使用抗蝕劑膜100作為掩模，形成抵達AlGaN層70內部的接觸孔102。
[0190]之后，去除抗蝕劑膜100，并且通過利用濺射方法連續沉積Ti膜和Al膜來形成金屬層。在所述金屬層上形成對應于第一源極S1、第一漏極Dl等4種抗蝕劑膜104。如圖14A所示，使用抗蝕劑膜104作為掩模，通過干蝕刻對金屬層106進行蝕刻，從而形成第一源極S1、第一漏極Dl等。
[0191]在去除抗蝕劑膜104之后，使用TEOS作為原材料，通過CVD方法形成厚度為大約I μ m的Si02膜108。如圖14B所示，在Si02膜108上形成接觸孔110，該接觸孔110對應于第一源極S1、第一漏極Dl等的引出電極。
[0192]例如，在接觸孔110和Si02膜108上連續沉積厚度為大約3 μ m的Ti膜和Al膜。之后，如圖15A所示，通過利用光刻方法來成形Ti膜和Al膜，形成引出電極44。此時，也形成了源極端子ST、柵極端子GT、漏極端子DT以及布線42a-42c (參考圖6)。
[0193]之后，如圖15B所示，連續沉積Si02膜112和SiN膜114，從而形成覆蓋膜116。最后，在覆蓋膜116上形成對應于源極端子ST、柵極端子GT以及漏極端子DT的開口(未示出)。
[0194]根據本制造方法，在覆蓋第一凹陷區78的SiN膜(第一絕緣膜)82上形成第二凹陷區88(參考圖12A)。第二凹陷區88的寬度大于第一凹陷區78的寬度。因此，易于調節與第一凹陷區78相關的對應于第二凹陷區88的標線位置(reticle posit1n)。這樣,根據本制造方法，可以容易地形成第一電極54和第二電極54a。
[0195]根據上述半導體器件2-2d，可以提高高電子遷移率晶體管的耐受電壓。
[0196]在上述第I實施例至第3實施例中，半導體異質結10是GaN/AlGaN異質結。然而，半導體異質結10也可以是其它半導體異質結。例如，半導體異質結10可以是GaAs/AlGaAs異質結。
[0197]本文列舉的全部示例和條件性語言旨在用于教示目的，以幫助讀者理解本發明以及發明人為了促進技術而貢獻的概念，并應解釋為不限于這些具體列舉的示例和條件，說明書中這些示例的組織也不是為了顯示本發明的優劣。盡管已經詳細描述了本發明的實施例，但應理解在不背離本發明的精神和范圍的情況下可作出各種變化、替換以及更改。
【權利要求】
1.一種半導體器件，包括: 第一化合物半導體膜； 層壓膜，其中層疊有第二化合物半導體膜和絕緣膜；以及 電極，包括第一部分和第二部分，所述第一部分嵌入在形成于所述層壓膜上的凹陷中，所述第二部分在所述第一部分與所述絕緣膜這兩者之上延伸， 其中所述第一部分包括第一嵌入部分和第二嵌入部分，所述第一嵌入部分沿所述第二部分的延伸方向具有第一長度，所述第二嵌入部分被置于所述第一嵌入部分與所述凹陷的底部之間，且所述第二嵌入部分具有小于所述第一長度的第二長度。
2.根據權利要求1所述的半導體器件， 其中所述凹陷抵達所述第二化合物半導體膜的內部。
3.根據權利要求1所述的半導體器件， 其中所述凹陷抵達所述第二化合物半導體膜的表面或停止在所述第一絕緣膜的內部。
4.根據權利要求1至3中的任何一個所述的半導體器件， 其中絕緣層被設置在所述電極與所述層壓膜之間。
5.根據權利要求1所述的半導體器件， 其中所述第二部分擴展到所述第一部分的兩側，以及 所述第一嵌入部分擴展到所述第二嵌入部分的兩側。
6.根據權利要求1所述的半導體器件， 其中所述半導體器件是高電子遷移率晶體管， 所述第一化合物半導體膜是所述高電子遷移率晶體管的溝道層， 所述第二化合物半導體膜是所述高電子遷移率晶體管的阻擋層， 所述電極是將柵極和兩個場板結合于其中的電極，以及 所述延伸方向是從所述高電子遷移率晶體管的源極朝向漏極的方向。
7.一種半導體器件制造方法，包括以下步驟: 形成第一化合物半導體膜； 在所述第一化合物半導體膜上形成第二化合物半導體膜； 在所述第二化合物半導體膜上形成具有第一寬度的第一凹陷區； 在其上形成有所述第一凹陷區的所述第二化合物半導體上形成絕緣膜； 在所述絕緣膜上形成具有大于所述第一寬度的第二寬度的第二凹陷區，從而暴露出所述第一凹陷區和所述第一凹陷區的兩側；以及 形成電極，該電極在所述第一凹陷區和所述第二凹陷區上方延伸，并位于所述第二凹陷區外側的所述絕緣膜上。
8.根據權利要求7所述的半導體器件制造方法，還包括以下步驟: 在包括所形成的第二凹陷區、所暴露的第一凹陷區和該第一凹陷區兩側的所述絕緣膜上連續層壓絕緣層和導電膜；以及 通過蝕刻所述絕緣層和所述導電膜形成所述電極。
9.根據權利要求7或8所述的半導體器件制造方法，其中， 所述半導體器件是高電子遷移率晶體管， 所述第一化合物半導體膜是所述高電子遷移率晶體管的溝道層，所述第二化合物半導體膜是所述高電子遷移率晶體管的阻擋層，以及所述延伸方向是從所述高電子遷移率晶體管的源極朝向漏極的方向。
【文檔編號】H01L29/778GK104167439SQ201410363381
【公開日】2014年11月26日 申請日期:2012年2月9日 優先權日:2011年3月18日
【發明者】竹前義博, 細田勉, 佐藤俊哉 申請人:創世舫電子日本株式會社