專利名稱：減少混合信號集成電路中的數字開關噪聲的方法和裝置的制作方法
技術領域：
本發明總的涉及含有數字邏輯電路和取樣模擬電路的集成電路，尤其涉及在這些電路中減少數字開關噪聲的方法和裝置。
背景技術：
隨著集成電路技術的進步，使得在實踐中可以在單個的集成電路器件中包括越來越多的功能?，F在的趨勢是，將高精度的模擬電路組合在同一芯片上而成高性能的數字電路。但是，由于集成電路設計本質所決定，高精度的模擬電路受到開關數字邏輯電路時所產生的噪聲的負面影響。例如，通常采用分立的電源對數字電路和模擬電路進行供電。與電源耦合的接地面相關的噪聲會影響模擬電路的正常工作。
大多數的高精度模擬轉換器是人們所知的取樣轉換器。對這些轉換器進行“取樣”是指僅在離散的時刻，使轉換器的輸入(或輸出)出現。與連續模擬系統相比后者中的輸入(或輸出)是連續的。取樣模擬系統中出現數字噪聲會使動態范圍減少許多dB，這樣就使的性能變壞到這樣的程度，即，無法維持混合信號器件中的應用。
許多因素會產生數字開關噪聲。一種主要的噪聲來源是同時切換多項器件輸出時進行的數字總線輸出的切換。由于輸出塊中涉及的電流，這將比純內部數字電路產生相對為大量的噪聲。然而，在采用同時切換許多內部節點的大同步系統的時候，內部噪聲也是一個問題。
例如，考慮一種具有外圍元件互換(PCI)接口的編譯碼器。這種芯片中出現的大部分數字噪聲是由于讀處理(即數據輸出操作)期間PCI輸出的切換而引起的。這些輸出將在PCI鐘控信號(最大延遲為11納秒)的上升沿以后作雙穩態切換(toggle)。如果PCI輸出的雙穩態切換與模擬取樣是吻合的，那么轉換會由于PCI切換而出現人工痕跡。由于取樣時鐘和PCI時鐘是完全異步的，因而在器件的工作期間很可能會出現這種情況。
人們需要又一種操作混合信號器件的方法和裝置，所采用的方式是，去掉(或者至少保持為最小)模擬電路取樣期間數字噪聲的負面影響。
發明概述在混合信號集成電路中，模擬信號和數字信號之間的變換包含根據系統時鐘來產生取樣使能信號。在取樣使能信號之前，還根據系統時鐘給出報警信號。隨后，使報警信號與第二時鐘信號同步，而第二信號是用作混合信號集成電路數字電路部分的鐘控信號的。報警信號與數字電路耦合，并用來隨時使數字電路斷開，從而在沒有數字產生的噪聲的時候，使模擬電路能夠進行工作。當警告信號脫離時，數字電路工作保持著。在本發明的一種實施例中，數字電路是PCI總線接口電路。
附圖簡述

圖1是按照本發明的混合信號器件的方框圖。
圖2示出的是圖1中的控制電路的方框圖。
圖3是典型的分時器電路。
圖4A-4C是本發明的工作時序圖。
實施本發明的最佳方案圖1是按照本發明較佳實施例的混合信號集成電路(100)。在混合信號集成電路中，數字電路和模擬電路采用同一個襯底，該襯底一般為N型材料，采用該襯底制成的有源器件制成邏輯電路。
模擬電路含有一個編譯碼器，它由數—模轉換電路(DAC)122以及?！獢缔D換電路(ADC)124組成。在圖1實施的實施例中，最好采用∑—Δ技術。但是，本發明中，可以采用任何一種取樣A/D或D/A轉換器技術。
從控制電路150得到的觸發信號FOSR158饋送到DAC122和ADC124中的每一個內。FOSR用作取樣使能信號，使每一轉換電路能夠對模擬信號進行取樣，而轉換成數字數據，或者通過數字數據轉換而產生模擬信號。按照本較佳實施例，轉換是在FOSR信號的上升沿處進行的，并且通常是在小于1個納秒的時間里完成的。然而，應當注意的是，轉換也可以是在FOSR的下降沿處進行，這沒有偏離本發明的精神。
與轉換電路122和124相關的是用來保持數據的緩沖器112和114，而這些數據或者是要被轉換成模擬形式，或者是要存儲?！獢缔D換的結果。緩沖器112和114(例如FIFO)饋送到數字電路內，在本實施例中，該數字電路是一種總線接口。本較佳實施例中使用的接口是在PC行業中大都選用的外圍元件交換(PCI)接口。需要指出的是，按照本發明，也可以采用其他的總線接口(如ISA)，并且這僅需要本領域中的普通技術人員的一般技能即可。
PCI宏110含有構成PCI接口的邏輯電路。宏110包括一個32位的輸入101和32位的輸出103。驅動器136和138從位于混合信號集成電路100外面的電路向宏110提供電接口。宏110包括一個與緩沖器112的32位連接，向DAC122傳送數字數據，而轉換成模擬信號。反之，緩沖器114和宏110之間的32位連接104提供一條代表由ADC124取樣并經轉換得到的模擬信號的數據的數據路徑。
宏110包括內部產生的PCI時鐘信號(PCI_CLK)，用以驅動含有該電路的邏輯電路。按照本發明，PCI時鐘信號與控制電路150的時鐘輸入154耦合。PCI時鐘信號也可以由片外時鐘源來提供。采用這樣一種結構，通過圖中所示的虛線所示的路徑，將從外部提供的PCI時鐘信號與時鐘輸入154耦合。
宏110還包括一個耦合的輸入，用來接收控制電路150生成的控制線156上提供的PCI_WARN信號。當PCI_WARN信號出現時，含有PCI宏110的邏輯電路通過強迫PCI DISCONNECT或RETRY來作出響應。通常情況下，市售的PCI芯線的接口包括一個禁止總線交換的輸入信號。例如，本發明的較佳實施例采用了一種由Phoenix Technologies Ltd設計的PCI接口芯線，稱之為PCI3232 SNF接口宏。宏接口提供了一個信號TAR FORCE RETRY PCI，它強迫在PCI總線上進行RETRY(重試)。PCI_WARN信號156與信號線TAR_FORCE_RETRY_PCI耦合，從而在出現PCI_warn時，有效地防止了在一個PCI總線周期內輸出驅動器的雙穩態觸發。自然，本發明并非僅限于一種PCI芯線的設計。本發明可以用任何一種PCI芯線來實現。
如圖1和圖2所示，控制電路150包含一個N—等分的電路202(也稱為分頻器或分時器)，它有一個連接有外部時鐘信號MCLK的輸入152。從圖中可以看到，取樣使能信號158(FOSR)是通過由分時器電路202來劃分外部時鐘信號MCLK來產生的。需要注意的是，時鐘信號MCLK可以是系統時鐘，因而DAC和ADC的動作是與系統時鐘同步的。MCLK也可以是于系統時鐘分開的時鐘信號。對于本發明來說，是否要采用特定的時鐘信號源是不重要的。
下面接著進行描述。分時器電路202包括一個表示分時器的計數值的第二輸出電路。如圖3中所示的時刻，典型的分時器電路202的結構由J-K雙穩態觸發器302-306串聯連接而成。分頻器電路在數字技術領域中是一種基本技術，可以有許多種變化形式。正如讀者可以看到的那樣，分時器電路基本上是一個計數器，并且通過抽取雙穩態電路302-306的輸出的抽頭，可以得到計數值。回過來再看圖2，這樣的計數值222從分時器饋送到譯碼器204的選擇器輸入處。正象下文中將參照時序圖描述的那樣，譯碼器204的編程使得對于計數器輸出222的預定值，將輸出‘1’值。譯碼器204的輸出用作WARN脈沖源。
WARN脈沖224饋送到含有兩個串聯耦合的雙穩態電路206和208的延遲電路。雙穩態電路的時鐘控制由來自PCI宏110的時鐘信號154提供。其結果是，使WARN脈沖被延遲，從而在與PCI時鐘信號即PCI_WARN信號同步的控制線156處，產生一個信號。其同步的原因將在下文中參照時序圖進行說明。
下面參照圖2以及圖4A中的時序圖，在外部時鐘MCLK(N等分電路202的結果)的每一N/2周期(計數)處，給出一個信號FOSR。移位δ代表FOSR信號的傳播延遲，并且為了描述清楚起見，圖中作了放大。原則上講，PCI總線交換可以通過在與提供FOSR相同的時刻，在控制線156上提供阻斷信號(圖1)而被禁止。但是，由于MCLK與PCI_CLK是異步的，所以，阻斷信號與PCI接口中進行的切換是異步的。因此，阻斷信號將與PCI_CLK的上升沿同時地或非常接近的時候出現。當數據輸入變化太靠近上升沿的時候，含有邏輯電路的數據輸入會進入亞穩態，并開始振蕩。如果不對其進行控制，該振蕩會傳遞到其他的電路，而引起故障。譯碼器204和含有雙穩態電路206和208的延遲電路用來提供避免了PCI_CLK的上升沿的同步阻斷信號。
下面繼續進行說明。譯碼器204的編程產生如圖所示的WARN脈沖224。這可以在一次計數期間每隔MCLK的(N/2-2)個計數通過輸出邏輯高(HI)，而在所有其他的時間里輸出邏輯低(LO)來完成。另一種采用標準譯碼器電路的方法是，用下面的Verilog碼片段，可以構成一種等效的定制邏輯電路<pre listing-type="program-listing"><![CDATA[wire COUNTDONE＝(COUNT＝＝5’h00)；assign #2 HALF＝DIV＞＞1；//create a counter that counts from DIV to O on MCLKalways @ (posedge MCLK or negedge RESET_B) beginif(！RESET_B) COUNT＜＝#25’h0；elsebegin if(COUNTDONE)COUNT＜＝#2(DIV-1)； elseCOUNT＜＝(COUNT-1)； end endalways @ (posedge MCLK or negedge RESET_B) begin if(！RESET_B) begin FOSR＜＝#21’b0； WARN＜＝#21’b0； end else begin if(COUNT＝＝HALF) FOSR＜＝#21’b1； else if(COUNT＝＝(HALF-2)) WARN＜＝#21’b1； else if(COUNT＝＝(HALF-1)) WARN＜＝#21’b0； else if(COUNTDONE) FOSR＜＝#21’b0； end end]]></pre>如上所述，由于MCLK時鐘信號是獨立于PCI_CLK時鐘信號產生的，WARN脈沖相對于PCI_CLK將是異步的。參照圖4B，在PCI_CLK C0的上升沿處，WARN脈沖224鎖存在雙穩態電路206內，產生信號226(WARN1)，用來使脈沖224與PCI_CLK同步。在PCI_CLK的下一個上升沿處，雙穩態電路208接著退出WARN1的時鐘控制，產生與PCI宏110耦合的PCI_WARN信號156(圖1)。
如上文中所討論的那樣，在PCI_CLK的上升沿上出現PCI數據的切換，其最大可能的延遲δp是11納秒。例如，在圖4B和圖4C中，切換出現在時鐘邊沿C0、C2和C3處。正是在這些時刻，為了在模擬數據和數字數據之間進行轉換，數據總線上的電氣狀態是最不好的。
回到圖4B，讀者可以看到，在時鐘C1處，PCI_WARN是HI(高)。因此，PCI接口避免了其I/O的切換。所以，就保持了數據總線處的電穩定狀態，而在該期間提供FOSR信號。這就使得DAC122和/或ADC124在模擬信號和時鐘信號之間進行轉換，而不會出現PCI切換的負面影響。PCI切換接著回到PCI_CLK的下一個上升沿C2。
下面參照圖4A和4C來看略有不同的時序狀態。這里，WARN信號224就在PCI_CLK上升沿之后，因而是不由雙穩態電路206來鎖存的。但是，卻鎖存在下一個時鐘沿C4上，生成WARN1。在時鐘C5處，當PCI_WARN為HI(高)時，PCI接口邏輯電路中的I/O切換被阻斷。這就使得在出現FOSR信號的時候出現模—數轉換。在沒有出現PCI_WARN的時候，在時鐘沿C6之前，是不會恢復PCI切換的。該時序狀態描繪了在FOSR時鐘沿之前的兩個時鐘周期必須產生WARN信號224，使PCI_WARN的時間與PCI時鐘同步。
權利要求
1.一種在集成電路中的模擬信號和時鐘信號之間進行轉換的方法，所述集成電路具有數字邏輯電路和在所述模擬信號和數字信號之間進行轉換的轉換電路，所述數字邏輯電路的工作時序是基于第一時鐘信號的，所述轉換電路的工作時序是基于第二時鐘信號的，其特征在于，所述方法包含根據第二時鐘信號，產生一個第三時鐘信號；根據第三時鐘信號，提供一個報警信號；根據所述報警信號，在一定的時間里，阻斷所述數字邏輯電路的切換；以及在阻斷所述數字邏輯電路的切換時間內，在模擬信號和時鐘信號之間進行轉換。
2.如權利要求1所述的方法，其特征在于，所述轉換的步驟是與所述第三時鐘信號同步的。
3.如權利要求2所述的方法，其特征在于，所述報警信號是在所述第三時鐘信號之前出現的。
4.如權利要求1所述的方法，其特征在于，它還包括使所述報警信號與所述第一時鐘同步而產生第二報警信號，并使所述阻斷步驟與所述第二報警信號同步。
5.如權利要求1所述的方法，其特征在于，它還包括，在所述阻斷步驟之前，根據所述第一時鐘脈沖，使所述報警信號延遲一段時間。
6.如權利要求1所述的方法，其特征在于，它還包括去掉所述報警信號，并且在去掉所述報警信號之后，恢復對所述數字邏輯電路的切換。
7.如權利要求1所述的方法，其特征在于，所述數字電路是一種總線接口電路。
8.如權利要求7所述的方法，其特征在于，所述總線接口電路是一種PCI總線接口。
9.一種集成電路，其特征在于，它包含襯底；位于所述襯底第一區域中的模擬電路，所述模擬電路具有第一控制端，根據所述第一控制端接收的第一控制信號，所述模擬電路用來在所述模擬信號和所述數字信號之間進行轉換；位于所述襯底第二區域中的數字電路，所述數字電路具有第二控制端，根據所述第二控制端接收的第二控制信號，所述數字電路被阻斷；輸出第一時鐘信號的第一時鐘端；以及與所述第一時鐘端耦合而用來產生多個所述第一控制信號和多個所述第二控制信號的裝置，所述控制信號是根據所述第一時鐘信號產生的，所述第一和第二控制輸入端與所述產生裝置耦合，分別接收所述第一和第二控制信號。
10.如權利要求16所述的集成電路，其特征在于，所述第一控制信號在第一邏輯電平和第二邏輯電平之間轉換，而所述第二控制信號是在所述第一邏輯電平或所述第二邏輯電平上出現的信號。
11.如權利要求16所述的集成電路，其特征在于，所述產生裝置包括一個分時器(divider)，它的一個輸入端與所述時鐘端耦合，而輸出端提供所述第一控制信號，所述分時器還有一個表示輸出當前值的輸出端；所述產生裝置還包括一個譯碼器，所述譯碼器有一個接收分時器的當前值的選擇器輸入端，所述譯碼器的輸出端用來提供所述第二控制信號。
12.如權利要求16所述的集成電路，其特征在于，它還包括一個輸出第二時鐘信號的第二時鐘端，所述第二時鐘信號與所述數字電路耦合，從而提供驅動所述數字電路的時鐘信號，所述第一和第二時鐘信號是異步的；所述產生裝置包括分時器，它的輸入端用來接收所述第一時鐘信號，而輸出端產生第三時鐘信號，所述第三時鐘信號與所述第一控制輸入端耦合，所述分時器還有一個輸出端給出輸出當前值；譯碼器，它有一個用來接收所述分時器的當前值的選擇器輸入端，和一個譯碼器輸出端；以及延遲電路，它有一個輸入端，用來接收所述譯碼器輸出，所述延遲電路由所述第二時鐘信號執行鐘控，所述延遲電路有一個與所述第二控制輸入端耦合的輸出端。
13.如權利要求19所述的集成電路，其特征在于，它還包含一個位于所述襯底上的時鐘電路，所述時鐘電路的一個輸出端與所述第二時鐘端是耦合的。
14.如權利要求19所述的集成電路，其特征在于，它還包括位于所述襯底上用來接收一個外部產生的時鐘信號的第一和第二時鐘片，所述第一和第二時鐘片分別與所述第一和第二時鐘端耦合。
15.如權利要求16所述的集成電路，其特征在于，所述數字電路是一種總線接口電路。
16.如權利要求22所述的集成電路，其特征在于，所述總線接口電路是一種PCI總線接口。
全文摘要
一種混合信號集成電路100,它包含在模擬信號和時鐘信號之間進行轉換的模擬電路,所述集成電路包括產生轉換使能信號(158)的電路,而使能信號使得模擬電路能夠在模擬信號和時鐘信號之間進行轉換。該電路還在產生使能信號之前提供報警信號(156),用來在模擬電路工作期間,瞬時阻斷數字電路。這樣,就在模擬電路進行的轉換期間,去掉了數字電路工作而引起的噪聲人為痕跡。
文檔編號H03M1/66GK1342342SQ00804531
公開日2002年3月27日 申請日期2000年2月29日 優先權日1999年3月4日
發明者C·P·A·坦恩 申請人:愛特梅爾股份有限公司