專利名稱：一種基于數字延遲鎖相環的數字脈寬調制器的制作方法
技術領域：
本發明涉及數字控制開關電源的數字脈寬調制電路(DPWM)，尤其是應用于輸出電壓實時可調的數字控制開關電源電路中的一種基于數字延遲鎖相環的數字脈寬調制器，屬于集成電路設計的電子技術領域。
背景技術：
采用數字反饋控制的開關電源，可以顯著提高系統的性能，數字控制方法靈活多變，可實現復雜控制算法，且對外部條件變化的敏感度較低。因此數字控制開關電源越來越多的應用到SoC系統中，提供品質優良的電源電壓，這也反過來對電源提出了更高的要求。要求電源紋波越來越小，意味著控制環路中量化器的量化精度越來越高，即量化器具有高分辨率。并且為了消除數字控制環路中特有的由于量化分辨率不匹配帶來的輸出極限環振蕩，也要求DPWM量化器具有高分辨率。另外，SoC系統中常常采用動態電壓調制 (DVS,Dynamic Voltage Scale)技術，能夠根據不同的負載情況，改變所需的電源電壓和工作頻率值，從而降低系統總的功耗。而對于開關電源來講，即為能夠根據外部控制命令即時的轉換輸出電壓值的大小。這對電源的瞬時響應速度也提出了較高的要求。現有的數字脈寬調制器方案中，高分辨率的要求往往會導致電路面積或時鐘工作頻率過高，通常采用計數比較-延遲線混合結構的DPWM，在電路面積和時鐘頻率之間進行折中。混合型DPWM電路是將需要調制的占空比命令信號分為粗調部分和精調部分，共同作用于輸出端的RS觸發器，控制最終的占空比信號的大小。但是當工藝和環境條件變化時， 混合型的DPWM的調節震蕩頻率漂移和調節非線性都是其致命的缺點，此時引入了延遲鎖相環(DLL)DPWM，該種結構的DPWM解決了輸出頻率漂移的缺點，同時使得PWM的調節線性度得到了很大程度上的提高，這也就在很大的程度上提升了系統的性能指標，DLL DPWM分為兩種類型模擬DLL DPWM和數字DLL DPWM,本設計中采用后者，數字DLL DPWM相對于模擬DLL DPWM最大的優點在于調節靈活，可以輕易的采取復雜的算法來達到更好的性能，另外還有容易更新維護、壽命長等一些列優點，原有的數字DLL DPWM中的可編程邏輯單元采用的電路結構會使得芯片的面積很大，難以滿足現實應用的要求，此設計中采用了精簡型的可編程延遲單元電路模型，減小了系統面積，節省了系統開發的成本。

發明內容
本發明提供了一種基于數字延遲鎖相環的數字脈寬調制器，在保持原有數字DLL DPWM方案中無頻率漂移、好的線性度等優點的基礎上，采用精簡的可編程延遲單元結構，解決了所需面積過大的問題。本發明采用的技術方案為一種基于數字延遲鎖相環的數字脈寬調制器，包括分頻電路、DLL振蕩環電路、清零信號產生電路和PWM輸出邏輯電路，其特征是分頻電路包括計數器和比較器，計數器的時鐘信號輸入端與系統時鐘相連、計數器的復位信號輸入端與系統復位信號相連，計數器的輸出與比較器的一個輸入端連接，比較器的另一個輸入端接地；清零信號產生電路包括比較器、選擇器和一個二輸入與門，比較器的一個輸入端連接分頻電路中計數器的輸出，比較器的另一個輸入端連接輸入占空比命令信號的高位， 選擇器的控制信號輸入端連接輸入占空比命令信號的低位，系統時鐘連接選擇器的其中一個選擇信號輸入端，比較器及選擇器的輸出分別連接二輸入與門的兩個輸入端；PWM輸出邏輯電路包括一個D觸發器和一個二輸入與門，D觸發器的時鐘端連接分頻電路中比較器的輸出端，D觸發器的復位端連接二輸入與門的輸出端，D觸發器的D輸入端連接電源VDD，二輸入與門的兩個輸入端分別連接系統復位信號及清零信號產生電路中二輸入與門的輸出端，D觸發器的輸出端為PWM輸出邏輯電路的輸出，即是系統的可調脈寬波形輸出；DLL振蕩環電路包括控制電路、振蕩電路和清零電路，其中控制電路包括D觸發器、誤差處理電路、控制信號輸出邏輯、比較器和計數器，D觸發器的數據輸入端口與系統時鐘相連，D觸發器的輸出與誤差處理電路的誤差輸入端相連， 誤差處理電路的使能端與比較器的輸出以及計數器的使能端連接在一起，誤差處理電路的兩個命令信號輸出與控制信號輸出邏輯連接，計數器的時鐘輸入端與系統時鐘相連，計數器的輸出與比較器的一個輸入端連接，比較器的另一個輸入端連接二進制碼“11111”；振蕩電路由多級PDU首尾相連組成，即前一級PDU的輸出連接后一級PDU的輸入， 最后一級PDU的輸出連接控制電路中D觸發器的時鐘信號輸入端口，其余各級PDU的輸出分別連接清零信號產生電路中選擇器的各選擇信號輸入端，PDU的級數確定規則是假設輸入占空比命令信號寬度為m，分頻電路中計數器的位數為n，那么PDU的級數為2(m_n)，并且與控制電路中控制信號輸出邏輯的輸出端數量一致并對應，各級PDU內均設有延遲線電路、延遲信號選擇器和D觸發器，結構相同延遲線電路的多路輸出與延遲信號選擇器的信號輸入端口對應連接，延遲信號選擇電路的控制信號輸入端口與控制電路中控制信號輸出邏輯的相應輸出相連，延遲信號選擇電路的輸出與D觸發器的時鐘端口相連，除首級PDU中的延遲線電路的輸入與系統時鐘相連外，以后各級PDU中的延遲線電路的輸入均與前一級 PDU中的D觸發器的輸出連接，各級PDU中的D觸發器的輸出端即是本級PDU的輸出端；清零電路設有與振蕩電路中PDU個數相等的二輸入或門，所有二輸入或門的一個輸入端都連接系統復位信號，所有二輸入或門的另外一個輸入端分別對應連接振蕩電路中各級PDU的輸出端，所有二輸入或門的輸出連接到對應的PDU中D觸發器的清零端。本發明的優點及有益成果本發明DLL振蕩環利用輸入高頻時鐘信號4觸發振蕩環震蕩輸出2(m_n)路信號送入清零信號產生電路，清零信號產生電路結合輸入的fs*mbits 的占空比命令信號產生脈沖信號PWM_clr，在后級的PWM輸出邏輯電路作用下產生PWM信號作為系統的輸出。其中DLL振蕩環電路利用可編程延遲單元對輸入信號進行實時的追蹤， 達到在不同工藝角、不同工作環境下都能輸出非常好的脈寬調制波形的效果，本發明在很大程度上減少了芯片所需的面積，節省了芯片開發的成本。與常規的數字DLL DPWM電路方案相比，在解決了頻率漂移和PWM調節非線性問題的基礎上，同時在很大程度上減小了系統所需的面積。1)、系統所需面積小；2)、沒有頻率漂移現象；
3)、PWM調節線性度非常好；4)、電路結構簡單，由標準門電路組成，易于實現且制備工藝簡單。


圖1是現有的基于數字延遲鎖相技術的數字脈寬調制電路結構框圖；圖2是現有的基于數字延遲鎖相技術的數字脈寬調制電路關鍵信號時序圖；圖3是現有的基于數字延遲鎖相技術的數字脈寬調制電路可編程延遲單元原理圖；圖4是本發明的電路結構框圖；圖5是本發明的關鍵信號時序圖；圖6是本發明的DLL振蕩環清零電路電路圖；圖7是本發明的DLL振蕩環可編程延遲單元電路圖。
具體實施例方式參看圖4，本發明基于數字延遲鎖相環的數字脈寬調制器，包括分頻電路1、DLL振蕩環電路2、清零信號產生電路3和PWM輸出邏輯電路4，現有技術也包含這4部分。分頻電路1包括計數器11和比較器12，計數器11的時鐘信號輸入端與系統時鐘相連、計數器11的復位信號輸入端與系統復位信號相連，計數器11的輸出與比較器12的一個輸入端連接，比較器12的另一個輸入端接地；清零信號產生電路3包括比較器31、選擇器32和一個二輸入與門33，比較器31的一個輸入端連接分頻電路ι中計數器11的輸出，比較器31的另一個輸入端連接輸入占空比命令信號的高位nMSB，選擇器的控制信號輸入端連接輸入占空比命令信號的低位(m-n) LSB，系統時鐘連接選擇器32的其中一個選擇信號輸入端，比較器31及選擇器32的輸出分別連接二輸入與門33的兩個輸入端；PWM輸出邏輯電路4包括一個D觸發器41和一個二輸入與門42，D觸發器41的時鐘端連接分頻電路1中比較器12的輸出端，D觸發器41的復位端連接二輸入與門42的輸出端，D觸發器41的D輸入端連接電源VDD，二輸入與門42的兩個輸入端分別連接系統復位信號及清零信號產生電路3中二輸入與門33的輸出端，D觸發器41的輸出端Q為PWM 輸出邏輯電路4的輸出，即是系統的可調脈寬波形輸出；DLL振蕩環電路2包括控制電路21、振蕩電路22和清零電路23，其中控制電路21包括D觸發器210、誤差處理電路211、控制信號輸出邏輯212、比較器 213和計數器214，D觸發器210的數據輸入端口與系統時鐘相連，D觸發器210的輸出Q與誤差處理電路211的誤差輸入端相連，誤差處理電路211的使能端與比較器213的輸出以及計數器214的使能端連接在一起，誤差處理電路211的兩個命令信號輸出L、R與控制信號輸出邏輯212連接，計數器214的時鐘輸入端與系統時鐘相連，計數器214的輸出與比較器213的一個輸入端A連接，比較器的另一個輸入端B連接二進制碼“11111” ；振蕩電路22由多級02(l··· 227) PDU首尾相連，即前一級PDU的輸出連接后一級 PDU的輸入(如PDU2^的延遲線電路輸入和PDU227的輸出相連，PDU225的延遲線電路輸入和PDU2^的輸出相連)，最后一級PDU 220的輸出連接控制電路21中D觸發器210的
5時鐘信號輸入端口，其余各級PDU的輸出分別連接清零信號產生電路3中選擇器32的各選擇信號輸入端，PDU的級數確定規則是假設輸入占空比命令信號寬度為m，分頻電路中計數器的位數為n，那么PDU的級數為2(m_n)，并且與控制電路1中控制信號輸出邏輯212的輸出端數量一致并對應，各級PDU內均設有延遲線電路、延遲信號選擇器和D觸發器，結構相同，以PDU227為例，包括延遲線電路2272、延遲信號選擇器2271和D觸發器2270 延遲線電路2272的多路輸出與延遲信號選擇器2271的信號輸入端口對應連接，延遲信號選擇電路2271的控制信號輸入端口與控制電路1中控制信號輸出邏輯212的相應輸出相連，延遲信號選擇電路2271的輸出與D觸發器2270的時鐘端口相連，除首級PDU227中的延遲線電路2272的輸入與系統時鐘相連外，以后各級PDU中的延遲線電路的輸入均與前一級PDU中的D觸發器的輸出連接，各級PDU中的D觸發器的輸出端即是本級PDU的輸出端。清零電路23設有與振蕩電路22中PDU個數相等的二輸入或門230…237，所有二輸入或門的一個輸入端端都連接系統復位信號，所有二輸入或門的另外一個輸入端分別對應連接振蕩電路22中各級PDU的輸出端，所有二輸入或門的輸出連接到對應的PDU中D觸發器的清零端(如二輸入或門237的輸出連接到對應的PDU 227中D觸發器2270的清零端)。下面結合附圖及實例對本發明的電路結構、工作原理及過程作進一步說明。圖1是現有的基于數字延遲鎖相技術的數字脈寬調制器原理框圖。可以看出現有的設計電路也包含4個邏輯部分分頻電路、DLL振蕩電路、清零信號產生電路和輸出邏輯電路。圖2是現有的基于數字延遲鎖相技術的數字脈寬調制器的時序圖，從圖中可以看出現有的設計的時序和絕大部分DPWM的時序相同，分為粗調和細調兩個部分，用計數器實現細調，用延遲線實現粗調。圖4是本發明的系統框圖。這里以9bits分辨率，開關頻率為100KHZ的DPWM為例，具體的參數分配如表1所示，根據此參數的分配，可以得出分頻電路1中計數器11使用 6bits的計數器、比較器12使用6bits的比較器，系統時鐘的頻率是6. 4MHZ ；清零信號產生電路3中的比較器31采用^Dits的比較器、選擇器32采用8選1選擇器；DLL振蕩環電路 2需要8個PDU。表1系統指標分配
權利要求
1. 一種基于數字延遲鎖相環的數字脈寬調制器，包括分頻電路、DLL振蕩環電路、清零信號產生電路和PWM輸出邏輯電路，其特征是分頻電路包括計數器和比較器，計數器的時鐘信號輸入端與系統時鐘相連、計數器的復位信號輸入端與系統復位信號相連，計數器的輸出與比較器的一個輸入端連接，比較器的另一個輸入端接地；清零信號產生電路包括比較器、選擇器和一個二輸入與門，比較器的一個輸入端連接分頻電路中計數器的輸出，比較器的另一個輸入端連接輸入占空比命令信號的高位，選擇器的控制信號輸入端連接輸入占空比命令信號的低位，系統時鐘連接選擇器的其中一個選擇信號輸入端，比較器及選擇器的輸出分別連接二輸入與門的兩個輸入端；PWM輸出邏輯電路包括一個D觸發器和一個二輸入與門，D觸發器的時鐘端連接分頻電路中比較器的輸出端，D觸發器的復位端連接二輸入與門的輸出端，D觸發器的D輸入端連接電源VDD，二輸入與門的兩個輸入端分別連接系統復位信號及清零信號產生電路中二輸入與門的輸出端，D觸發器的輸出端為PWM輸出邏輯電路的輸出，即是系統的可調脈寬波形輸出；DLL振蕩環電路包括控制電路、振蕩電路和清零電路，其中控制電路包括D觸發器、誤差處理電路、控制信號輸出邏輯、比較器和計數器，D觸發器的數據輸入端口與系統時鐘相連，D觸發器的輸出與誤差處理電路的誤差輸入端相連，誤差處理電路的使能端與比較器的輸出以及計數器的使能端連接在一起，誤差處理電路的兩個命令信號輸出與控制信號輸出邏輯連接，計數器的時鐘輸入端與系統時鐘相連，計數器的輸出與比較器的一個輸入端連接，比較器的另一個輸入端連接二進制碼“11111”；振蕩電路由多級PDU首尾相連組成，即前一級PDU的輸出連接后一級PDU的輸入，最后一級PDU的輸出連接控制電路中D觸發器的時鐘信號輸入端口，其余各級PDU的輸出分別連接清零信號產生電路中選擇器的各選擇信號輸入端，PDU的級數確定規則是假設輸入占空比命令信號寬度為m，分頻電路中計數器的位數為n，那么PDU的級數為2(m_n)并且與控制電路中控制信號輸出邏輯的輸出端數量一致并對應，各級PDU內均設有延遲線電路、延遲信號選擇器和D觸發器，結構相同延遲線電路的多路輸出與延遲信號選擇器的信號輸入端口對應連接，延遲信號選擇電路的控制信號輸入端口與控制電路中控制信號輸出邏輯的相應輸出相連，延遲信號選擇電路的輸出與D觸發器的時鐘端口相連，除首級PDU中的延遲線電路的輸入與系統時鐘相連外，以后各級PDU中的延遲線電路的輸入均與前一級PDU 中的D觸發器的輸出連接，各級PDU中的D觸發器的輸出端即是本級PDU的輸出端；清零電路設有與振蕩電路中PDU個數相等的二輸入或門，所有二輸入或門的一個輸入端都連接系統復位信號，所有二輸入或門的另外一個輸入端分別對應連接振蕩電路中各級 PDU的輸出端，所有二輸入或門的輸出連接到對應的PDU中D觸發器的清零端。
全文摘要
本發明公開了一種基于數字延遲鎖相環的數字脈寬調制器，包括分頻電路、DLL振蕩環電路、清零信號產生電路和PWM輸出邏輯電路，DLL振蕩環利用輸入高頻時鐘信號fs觸發振蕩環震蕩輸出2(m-n)路信號送入清零信號產生電路，清零信號產生電路結合輸入的fs和mbits的占空比命令信號產生脈沖信號PWM_clr，在后級的PWM輸出邏輯電路作用下產生PWM信號作為系統的輸出。其中DLL振蕩環電路利用可編程延遲單元對輸入信號進行實時的追蹤，達到在不同工藝角、不同工作環境下都能輸出非常好的脈寬調制波形的效果，本發明在很大程度上減少了芯片所需的面積，節省了芯片開發的成本。
文檔編號H03L7/099GK102394643SQ20111036183
公開日2012年3月28日 申請日期2011年11月16日 優先權日2011年11月16日
發明者孫偉鋒, 徐申, 時龍興, 梁雷, 王青, 陸生禮 申請人:東南大學