專利名稱：半導體集成器件及其操作方法
技術領域：
本發明涉及配備有模數轉換器的半導體集成電路及其操作方法，并且還涉及對降低噪聲有效的技術，該噪聲來自按照很難事先預測的操作時序來操作的噪聲源元件等。
背景技術：
在諸如并入了模數(A/D)轉換器的微計算機和微控制器之類的半導體集成電路中，外部供應的模擬信號由A/D轉換器轉換成數字信號，并且該數字信號被供應給中央處理單元(CPU)。在以下列出的專利文獻I中，對并入了 A/D轉換器的微計算機進行了描述。模擬多路復用器與A/D轉換器的輸入端耦接以選擇由多個外部端子供應的多個模擬信號中的一個。所并入的A/D轉換器被配置為逐次逼近型A/D轉換器，其包括采樣和保持電路類型的比較器電路、數字單元、逐次逼近寄存器和本地DA轉換器。安裝于半導體集成電路中的A/D轉換器需要將外部輸入的模擬信號精確地轉換成數字信號。但是，這些模擬信號尤其是受來自半導體集成電路的半導體芯片內部的邏輯電路或者半導體集成電路安裝于其上的安裝基板上的邏輯電路的各種噪聲所影響。因此， 由A/D轉換產生的數字信號包括一些噪聲。在以下列出的專利文獻2中，描述了數字/模擬混合的集成電路，在該集成電路中，為了防止包括采樣和保持電路的模擬電路的信噪比被由數字電路的操作時鐘所生成的噪聲而劣化，數字電路的操作時鐘與包括采樣和保持電路的模擬電路的操作時鐘通過例如根據單個參考時鐘來生成這兩個時鐘而彼此同步。此外，通過使用邏輯電路，將采樣和保持電路的操作時鐘設置為具有對于自數字電路的操作時鐘的變化點起的固定時段的時滯。因此，避免了使采樣和保持電路的操作時鐘的時序與數字電路的操作時鐘的時序一致。于是， 采樣和保持電路總是能夠在沒有噪聲產生的時段內保持模擬信號。以這種方式，能夠實現防止模擬電路的信噪比劣化的目的。[相關文獻][專利文獻][專利文獻I]日本公開的未經審查的專利申請No.2005-26805[專利文獻2]日本公開的未經審查的專利申請No.Hei 1(1989)-20672
發明內容
本發明人在構想本發明之前從事被并入微計算機中的A/D轉換器的研發工作。因為該A/D轉換器需要具有高精度，所以防止噪聲的對策是必要的。因此，本發明人在構想本發明之前檢測了在上述專利文獻2中所描述的用于防止因噪聲所致的劣化的方法。但是，在這種用于防止因噪聲所致的劣化的方法中，在采樣和保持電路的操作時鐘的時序與數字電路的操作時鐘的時序之間的偏移量(遲滯時間間隔)被設置為由邏輯電路事先預測到的固定時段。因此，揭示了以下問題對于來自按照很難事先預測的操作時序來操作的噪聲源元件等的噪聲，無法防止因該噪聲所致的劣化。更具體而言，由于高速操作的各種高功能性模塊被并入大規模集成的新近的半導體集成電路中，因而很難事先預測此類高功能性模塊的操作時鐘的時序。此外，對于其他高功能性器件，例如安裝于半導體集成電路外部的安裝基板上的高速操作的高速邏輯電路，同樣難以事先預測它們的操作時鐘的時序。本發明是基于以上所提到的由本發明人在構想本發明之前所進行的檢測結果來設計的。因此，本發明的一個目的是降低來自按照很難事先預測的操作時序來操作的噪聲源元件等的噪聲。本發明的另一個目的是降低來自按照很難事先預測的操作時序來操作的半導體集成電路內部的高功能性模塊或者安裝于安裝基板上的高功能性器件等的噪聲。本發明的上述的及其他的目標和新特征根據下面在本說明書中的描述和附圖將
變得清楚。在本申請中所公開的發明的典型方面被總結如下。根據本發明的一種示例性實施例的半導體集成電路I在半導體芯片中包括包含采樣和保持電路1211及A/D轉換電路1212的A/D轉換器121，以及中央處理單元21。模擬輸入信號(Vin)在保持期內由采樣和保持電路供應給A/D轉換電路的輸入端，以及數字輸出信號(Dc^IjDp1)由A/D轉換電路的輸出端生成。中央處理單元執行數字輸出信號的數據處理。半導體集成電路在半導體芯片中還包括時鐘發生單元30以及采樣和保持信號發生電路123。時鐘發生單元生成供應給中央處理單元的操作時鐘信號(Φακ)以及供應給采樣和保持信號發生電路的時鐘輸出信號(Φ<>)。在半導體集成電路的校準操作中，響應于時鐘輸出信號，采樣和保持信號發生電路生成其時序彼此間不同的多個時鐘信號(小1到Φ8)并且將時鐘信號按順序地供應給采樣和保持電路的米樣和保持控制輸入端。在校準操作中，A/D轉換電路將由采樣和保持電路以每個時鐘信號的每個時序保持的多個模擬信號按順序地轉換成多個數字信號。在校準操作中，通過執行數字信號的分析，從時鐘信號中選擇用于允許A/D轉換器在低噪聲條件下的A/D轉換的采樣和保持電路的保持期的時序。在半導體集成電路的正常操作中，通過校準操作從時鐘信號中選出的具有保持期的時序的時鐘信號被作為采樣和保持控制信號(Φ3Η)供應給采樣和保持電路，以及由采樣和保持電路以采樣和保持控制信號的時序保持的模擬信號由A/D轉換電路進行A/D轉換并且被作為數字輸出信號(Dtl到DnJ來輸出(參見圖I和圖2)。將由在此所公開的發明的典型方面來實現的效果將在下面簡要地描述。根據本發明，可以降低來自按照很難事先預測的操作時序來操作的噪聲源元件等的噪聲。


圖I是示出根據本發明的第一實施例的半導體集成電路I的配置的示意圖。圖2是用于解釋用來允許A/D轉換器12實現在低噪聲條件下的A/D轉換操作的校準操作的波形圖，該校準操作在圖I所示的本發明的第一實施例的半導體集成電路I中執行。圖3是用于解釋用來允許A/D轉換器12實現在低噪聲條件下的A/D轉換操作的另一種校準操作的波形圖，該校準操作在圖I所示的本發明的第一實施例的半導體集成電路I中執行。圖4是示出根據本發明的第二實施例的半導體集成電路I的另一種配置的示意圖。圖5是示出被配置為根據本發明的第三實施例的微控制器單元(MPU)的半導體集成電路I的具體配置的示意圖。
具體實施例方式I.實施例的概要首先，概述在此所公開的本發明的示例性實施例。在下面關于示例性實施例的一般描述中，出于參考目的而在括號中給出的附圖參考標記(數字)僅用于說明屬于由標記所標識的部件的概念的元件。[I]本發明的一種示例性實施例是在半導體芯片中包括包含采樣和保持電路 1211及A/D轉換電路1212的A/D轉換器121以及中央處理單元21的半導體集成電路I。模擬輸入信號(Vin)在保持期內能夠由采樣和保持電路供應給A/D轉換電路的輸入端，以及由A/D轉換產生的數字輸出信號(DcJUDim)能夠由A/D轉換電路的輸出端生成。中央處理單元能夠執行數字輸出信號的數據處理。半導體集成電路在半導體芯片中還包括時鐘發生單元30以及采樣和保持信號發生電路123。時鐘發生單元生成供應給中央處理單元的操作時鐘信號(Φακ)以及供應給采樣和保持信號發生電路的時鐘輸出信號(Φ<>)。在半導體集成電路的校準操作中，響應于時鐘輸出信號，采樣和保持信號發生電路生成其時序彼此間不同的多個時鐘信號(小1到Φ8)并且將時鐘信號按順序地供應給采樣和保持電路的米樣和保持控制輸入端。在校準操作中，A/D轉換電路將由采樣和保持電路以每個時鐘信號的每個時序保持的多個模擬信號按順序地轉換成多個數字信號。在校準操作中，通過執行數字信號的分析，用于允許A/D轉換器在低噪聲條件下的A/D轉換的采樣和保持電路的保持期的時序選自該時鐘信號。在半導體集成電路的正常操作中，通過校準操作從該時鐘信號中選出的具有保持期的時序的時鐘信號被作為采樣和保持控制信號(Φ3Η)供應給采樣和保持電路，以及由采樣和保持電路以采樣和保持控制信號的時序保持的模擬信號由A/D轉換電路進行A/D轉換并且被作為數字輸出信號(Dtl到DnJ來輸出(參見圖I和圖2)。根據以上實施例，可以降低來自按照很難事先預測的操作時序來操作的噪聲源元件等的噪聲。
在一種優選的實施例中，采樣和保持信號發生電路包括可變延遲電路1233、控制可變延遲電路的控制單元1232、以及用于控制單元的控制寄存器1231?？勺冄舆t電路包括響應于時鐘輸出信號而生成其時序彼此間不同的多個時鐘信號Q1到Φ8)的多個延遲電路(DLl到DL7)以及多個開關(SWl到SW8)，時鐘信號被供應給開關的一端并且開關的另一端共同耦接至采樣和保持電路的采樣和保持控制輸入端。在校準操作中，通過在控制單元的控制之下將可變延遲電路中的開關控制為依次處于導通狀態，時鐘信號作為采樣和保持控制信號被按順序地供應給采樣和保持電路的采樣和保持控制輸入端。用于通過在校準操作中執行數字信號的分析來從該時鐘信號中選擇用于允許在低噪聲條件下的A/D轉換的保持期的時序的選擇數據被存儲于采樣和保持信號發生電路的控制寄存器中。在正常操作中，響應于存儲于采樣和保持信號發生電路的控制寄存器中的選擇數據，控制單元將選自可變延遲電路中的多個開關的一個開關控制為處于導通狀態，并且，通過這個開關，時鐘信號被選擇作為采樣和保持控制信號并被供應給采樣和保持電路(參見圖I和圖2)。在另一種優選的實施例中，時鐘發生單元由鎖相環電路30來配置，鎖相環電路30 包括生成操作時鐘信號的壓控振蕩器33以及通過劃分操作時鐘信號的頻率來生成時鐘輸出信號的分頻器34(參見圖I和圖4)。 在又一種優選的實施例中，在校準操作中的數字信號的分析由形成于半導體芯片中的中央處理單元或數字信號處理器1234來執行(參見圖I和圖4)。根據一種更優選的實施例的半導體集成電路還包括用于存儲要由在半導體芯片中的中央處理單元或數字信號處理器來執行的用于校準操作中的數字信號的分析的將程序的存儲器。在另一種更優選的實施例中，用于存儲程序的存儲器是非易失性存儲器。在又一種更優選的實施例中，校準操作在半導體集成電路上電時在初始化序列中執行。在再一種更優選的實施例中，在半導體集成電路的正常操作期間，校準操作在正常操作開始之后每經過預定的操作時間周期就執行。在一種具體的實施例中，A/D轉換器12由逐次逼近型A/D轉換器、閃速型A/D轉換器、管道型A/D轉換器和Σ Δ型A/D轉換器中的任一種來配置。根據一種最具體的實施例的半導體集成電路在半導體芯片中還包括能夠將在任意選自多個模擬輸入端(ΑΝΟ, ANl. . . ΑΝ7)的一個模擬輸入端上的信號輸出到其輸出端的模擬多路復用器11。已經從模擬多路復用器的輸出端輸出的模擬選擇輸出信號能夠被供應給米樣和保持電路的輸入端(參見圖5)。[2]另一方面，本發明的一種示例性實施例是在半導體芯片中包括包含采樣和保持電路1211及A/D轉換電路1212的A/D轉換器121以及中央處理單元21的半導體集成電路I的一種操作方法。模擬輸入信號(Vin)在保持期內能夠由采樣和保持電路供應給A/D轉換電路的輸入端以及由A/D轉換產生的數字輸出信號(Dtl到DnJ能夠由A/D轉換電路的輸出端生成。中央處理單元能夠執行數字輸出信號的數據處理。半導體集成電路在半導體芯片中還包括時鐘發生單元30以及采樣和保持信號發生電路123。時鐘發生單元生成供應給中央處理單元的操作時鐘信號(Φακ)以及供應給采樣和保持信號發生電路的時鐘輸出信號(Φ<>)。在半導體集成電路的校準操作中，響應于時鐘輸出信號，采樣和保持信號發生電路生成其時序彼此間不同的多個時鐘信號(小1到Φ8)并且將該時鐘信號按順序地供應給采樣和保持電路的采樣和保持控制輸入端。在校準操作中，A/D轉換電路將由采樣和保持電路以每個時鐘信號的每個時序保持的多個模擬信號按順序地轉換成多個數字信號。在校準操作中，通過執行數字信號的分析，用于允許A/D轉換器在低噪聲條件下的A/D轉換的采樣和保持電路的保持期的時序選自該時鐘信號。在半導體集成電路的正常操作中，通過校準操作從該時鐘信號選出的具有保持期的時序的時鐘信號被作為采樣和保持控制信號(Φ3Η)供應給采樣和保持電路，以及由采樣和保持電路以采樣和保持控制信號的時序保持的模擬信號由A/D轉換電路進行A/D轉換并且被作為數字輸出信號(Dtl到DnJ來輸出(參見圖I和圖2)。根據以上實施例，可以降低來自按照很難事先預測的操作時序來操作的噪聲源元件等的噪聲。2.實施例的細節接下來將更詳細地描述本發明的實施例。在用于解釋用來實現本發明的優選實施例的所有附圖中，具有與前面的附圖中的零件相同的功能的零件被分配相同的參考標記， 并將省略其重復的說明。第一實施例《半導體集成電路的配置》圖I是示出根據本發明的第一實施例的半導體集成電路I的配置的示意圖。在圖I中示出的根據本發明的本實施例的半導體集成電路I包括模擬電路10、數字電路20和鎖相環(PLL)電路30。此外，半導體集成電路I還能夠與安裝于安裝基板上的另一個高功能性器件100電耦接。該高功能性器件100包括用戶邏輯電路110和時鐘發生電路(CLKS) 120。模擬電路10包括A/D轉換器12 ;數字電路20包括中央處理單元(CPU) 21和邏輯電路22 ;以及鎖相環電路30包括相位比較器(PC) 31、電荷泵和低通濾波器(CP&LPF)32、壓控振蕩器(VCO) 33和分頻器(1/M)34。《模擬電路中的A/D轉換器》如圖I所示，在模擬電路10中的A/D轉換器(ADC) 12包括A/D轉換電路121、A/D 轉換數據寄存器122，以及采樣和保持控制信號發生電路123。A/D轉換電路121包括采樣和保持電路(SHC) 1211以及A/D轉換核心電路1212。《采樣和保持電路》采樣和保持電路1211包括P溝道MOS晶體管Qp、N溝道MOS晶體管Qn、第一 CMOS逆變器Invl、第二 CMOS逆變器Inv2和采樣電容器C。P溝道MOS晶體管Qp的源-漏電流通路以及N溝道MOS晶體管Qn的漏-源電流通路并聯耦接于模擬輸入端ANOl與采樣電容器C的一端之間。米樣電容器C的另一端與地電位f禹接。第一 CMOS逆變器Invl的輸出端與采樣和保持電路1211中的N溝道MOS晶體管 Qn的柵極端子耦接。第二 CMOS逆變器Inv2的輸入端和輸出端分別與N溝道MOS晶體管 Qn的柵極端子以及P溝道MOS晶體管Qp的柵極端子耦接。此外，來自在采樣和保持控制信號發生電路123中的可變延遲電路(VDL) 1233的采樣和保持控制信號Φ3Η被供應給第一 CMOS逆變器Invl的輸入端。在采樣和保持控制信號(^sh處于低電平的采樣期內，CMOS模擬開關的晶體管Qp 和Qn 二者都被控制以處于導通狀態中。因而，在模擬輸入端ANOl處的模擬輸入電壓Vin 被供應于采樣電容器C的兩端上。在該采樣期內，在采樣電容器C的兩端上的采樣電壓隨模擬輸入電壓Vin的變化而變化。在采樣和保持控制信號Φ SH處于高電平的保持期內，CMOS模擬開關的晶體管Qp和 Qn 二者被控制以處于非導通狀態中。因而，在采樣電容器C的兩端上的保持電壓由緊接在保持期之前的在采樣期內的最后的采樣電壓來確定。供應給A/D轉換核心電路1212的模擬輸入信號是在保持期內采樣和保持電路1211中的采樣電容器C的兩端上的保持電壓?！禔/D轉換核心電路》如圖I所示，A/D轉換核心電路(ADC_Core) 1212由包括比較器(Cmp) 12121、逐次逼近寄存器(SAR_Reg) 12122和本地數模(D/A)轉換器12123的逐次逼近型A/D轉換器來配置。比較器12121執行在由采樣和保持電路1211在保持期內供應給其非反相輸入端的模擬輸入電壓Vin與由本地D/A轉換器12123供應給其反相輸入端的反饋模擬輸出電壓之間的模擬電壓比較。逐次逼近寄存器12122保持比較的初始值，同時根據預定的算法響應于比較器12121的電壓比較輸出信號的比較結果來更新保持于其中的值。此外，比較器12121的比較輸出信號由逐次逼近型A/D轉換器作為A/D轉換的數字輸出信號Dtl到Dim來輸出并且被存儲于A/D轉換數據寄存器122之內，以及同時被供應給本地D/A轉換器12123的輸入端。因此，本地D/A轉換器12123生成與保存于逐次逼近寄存器12122中的數字更新值對應的反饋模擬輸出電壓并且將該電壓供應給比較器12121 的反相輸入端?！恫蓸雍捅３挚刂菩盘柊l生電路》采樣和保持控制信號發生電路123包括采樣和保持控制寄存器1231、采樣和保持控制單元(SHC) 1232，以及可變延遲電路(VDL) 1233。設置采樣和保持控制寄存器1231使得能夠經由數據總線(Bus)將由在數字電路 20中的中央處理單元(CPU) 21生成的控制數據存儲于其中。采樣和保持控制單元1232包括選擇器(SEL) 12321和移相器(PS) 12322。由中央處理單元21生成的控制數據的延遲選擇數據被供應給選擇器12321，以及由中央處理單元 21生成的控制數據的相位控制數據被供應給移相器12322。 可變延遲電路1233包括7個串聯耦接的CMOS延遲電路DLl、DL2、DL3、DL4、DL5、 DL6、DL7 以及 8 個 CMOS 模擬開關 SW1、Sff2, Sff3, Sff4, Sff5, Sff6, Sff7, SW8。
由采樣和保持控制單元1232中的移相器12322生成的第一時鐘信號Φ i被供應給第一 CMOS延遲電路DLl的輸入端以及第一 CMOS模擬開關SWl的一端。第一 CMOS模擬開關SWl的另一端與第二到第八CMOS模擬開關SW2到SW8的另一端一起共同耦接至可變延遲電路1233的輸出端。由第一 CMOS延遲電路DLl的輸出端生成的第二時鐘信號Φ2被供應給第二 CMOS 延遲電路DL2的輸入端以及第二 CMOS模擬開關SW2的一端。由第二 CMOS延遲電路DL2的輸出端生成的第三時鐘信號Φ3被供應給第三CMOS 延遲電路DL3的輸入端以及第三CMOS模擬開關SW3的一端。由第三CMOS延遲電路DL3的輸出端生成的第四時鐘信號Φ4被供應給第四CMOS 延遲電路DL4的輸入端以及第四CMOS模擬開關SW4的一端。由第四CMOS延遲電路DL4的輸出端生成的第五時鐘信號Φ5被供應給第五CMOS 延遲電路DL5的輸入端以及第五CMOS模擬開關SW5的一端。由第五CMOS延遲電路DL5的輸出端生成的第六時鐘信號Φ6被供應給第六CMOS 延遲電路DL6的輸入端以及第六CMOS模擬開關SW6的一端。由第六CMOS延遲電路DL6的輸出端生成的第七時鐘信號Φ 7被供應給第七CMOS 延遲電路DL7的輸入端以及第七CMOS模擬開關SW7的一端。由第七CMOS延遲電路DL7的輸出端生成的第八時鐘信號Φ8被供應給第八CMOS 模擬開關SW8的一端。第二時鐘信號Φ2相對第一時鐘信號(^延遲第一CMOS延遲電路DLl的延遲時間。 第三時鐘信號Φ3相對第二時鐘信號小2延遲第二 CMOS延遲電路DL2的延遲時間。第四時鐘信號Φ4相對第三時鐘信號小3延遲第三CMOS延遲電路DL3的延遲時間。第五時鐘信號 Φ5相對第四時鐘信號小4延遲第四CMOS延遲電路DL4的延遲時間。第六時鐘信號小6相對第五時鐘信號小5延遲第五CMOS延遲電路DL5的延遲時間。第七時鐘信號$7相對第六時鐘信號06延遲第六CMOS延遲電路DL6的延遲時間。第八時鐘信號小8相對第七時鐘信號Φ7延遲第七CMOS延遲電路DL7的延遲時間。第一到第七CMOS延遲電路DLl到DL7各自的延遲時間被設置為基本上相等的延遲時間間隔。響應于作為由中央處理單元21供應的控制數據的延遲選擇數據，在采樣和保持控制信號發生電路123中的采樣和保持控制單元1232內的選擇器12321使在可變延遲電路1233內的8個CMOS模擬開關SW1、SW2、Sff3, Sff4, Sff5, Sff6, Sff7, SW8中的任何一個處于接通狀態以及剩余7個CMOS模擬開關處于斷開狀態。因此，在第一到第八時鐘信號Ct1到 Φ8當中的任何一個時鐘信號被作為采樣和保持控制信號Φ3Η由在采樣和保持控制信號發生電路123中的可變延遲電路1233供應給在采樣和保持電路1211中的第一 CMOS逆變器 Invl的輸入端以用于A/D轉換器12中的A/D轉換核心電路1212。響應于作為由中央處理單元21供應的控制數據的相位控制數據，采樣和保持控制信號發生電路123中的采樣和保持控制單元1232內的移相器12322生成第一時鐘信號
，其具有與由鎖相環電路30中的分頻器34生成的分頻輸出信號Φ。的相位的預定的相位關系。更具體而言，例如，如果相位控制數據表示低電平“0”，則第一時鐘信號Ct1的相位變成與分頻輸出信號的相位基本上相同。如果相位控制數據表示高電平“1”，則第一時鐘信號的相位偏移以相對分頻輸出信號的相位提前180度(=π)的偏移量。這可以通過分頻輸出信號的非反相和反相輕易地實現。此外，由移相器12322生成的第一時鐘信號的高電平期確定了第二到第八時鐘信號小2到小8的以及采樣和保持控制信號Φ5Η的高電平期；因此，它確定了在A/D轉換電路121中的采樣和保持電路1211的保持期。因此，移相器12322包括用于生成其中具有預定的高電平期的第一時鐘信號Ct1的單觸發脈沖發生電路?！稊底蛛娐贰贰吨醒胩幚韱卧吩跀底蛛娐?0中的中央處理單元21通過執行存儲于隨機存取存儲器(RAM)或非易失性存儲器(例如，閃速存儲器)中的程序來執行來自A/D轉換電路121的存儲于A/D 轉換數據寄存器122中的數字輸出信號Dtl到Dim的數據處理，其中在圖I中沒有示出所述隨機存取存儲器(RAM)或非易失性存儲器。而且，根據第一實施例，中央處理單元21確定在A/D轉換器12中的采樣和保持電路1211的保持操作時序，以便通過執行存儲于隨機存取存儲器(RAM)或非易失性存儲器 (例如，閃速存儲器)中的噪聲分析程序來實現最小的噪聲水平。也就是說，由中央處理單元21執行噪聲分析程序提供了校準操作以允許A/D轉換器12實現在低噪聲條件下的A/D 轉換?！哆壿嬰娐贰吩跀底蛛娐?0中的邏輯電路22包括執行各種邏輯運算的隨機邏輯電路，并且必要時還可選地包括高功能性加速器，例如FPU (浮點運算單元)?！舵i相環電路》鎖相環電路30包括相位比較器31、電荷泵和低通濾波器32、壓控振蕩器33，以及分頻器34，以將操作時鐘信號Φακ供應給數字電路20中的中央處理單元21 和邏輯電路22并且將分頻輸出信號供應給采樣和保持控制信號發生電路123中的采樣和保持控制單元1232。如圖I所示，來自安裝于安裝基板上的另一高功能性器件100中的時鐘發生電路 120的參考時鐘信號經由外部端子TCK供應給鎖相環電路30中的相位比較器31的一個輸入端，以及由壓控振蕩器33的輸出端生成的操作時鐘信號Φακ被供應給相位比較器31的另一輸入端。在參考時鐘信號與操作時鐘信號之間的相位差信號由相位比較器31的輸出端生成并且經由電荷泵和低通濾波器32供應給壓控振蕩器33的控制輸入端。結果， 供應給數字電路20中的中央處理單元21和邏輯電路22的操作時鐘信號Φακ的相位和頻率與由另一高功能性器件100中的時鐘發生電路120供應給外部端子TCK的參考時鐘信號的相位和頻率一致?！栋雽w集成電路的操作》《用于在低噪聲條件下的A/D轉換操作的校準操作》根據圖I所示的本發明的第一實施例的半導體集成電路1，通過由中央處理單元 21執行噪聲分析程序，在A/D轉換器12中的采樣和保持電路1211試圖以8個時鐘信號(第一到第八時鐘信號小1到Φ8)的全部操作時序保持模擬輸入信號。通過以這8個時鐘信號的時序保持而被保持的全部8個模擬電壓輸入Vin由A/D轉換核心電路1212來A/D轉換
成數字信號。由全部8個模擬電壓輸入Vin的A/D轉換產生的8個數字輸出信號Dtl到D1^1被存儲于A/D轉換數據寄存器122中。然后，中央處理單元21將存儲于A/D轉換數據寄存器 122中的8個數字輸出信號Dtl到Dim進行比較并且抽取強關聯的數據作為受來自噪聲源的噪聲影響較小的A/D轉換的數字輸出信號Dtl到DN_lt)也就是說，中央處理單元21從存儲于 A/D轉換數據寄存器122內的8個數字輸出信號當中抽取具有基本上相等的值的多數數據作為受來自噪聲源的噪聲影響較小的A/D轉換的數字輸出信號。另一方面，中央處理單元 21忽略存儲于A/D轉換數據寄存器122內的8個數字輸出信號當中具有彼此不同的值的少數數據作為受來自噪聲源的噪聲影響較大的數據。當存儲于A/D轉換數據寄存器122中的8個數字輸出信號被針對它們是否受噪聲所影響進行評估時，模擬電壓輸入Vin在正常操作中能夠由各種模擬傳感器來供應，模擬電壓輸入Vin被供應給根據圖I所示的本發明的第一實施例的半導體集成電路I的模擬輸入端AN01。原因是模擬電壓輸入Vin的幅值變化在8個時鐘信號(第一到第八時鐘信號小工到Φ8)的采樣期內能夠被忽略，因為正常的模擬電壓輸入Vin的頻率與8個時鐘信號 (第一到第八時鐘信號(^到Φ8)的頻率相比是極低的。但是，當8個數字輸出信號被針對它們是否受噪聲所影響進行評估時，保持于恒定電壓的模擬電壓輸入Vin也可以被供應給模擬輸入端ANOI。以這種方式，從8個時鐘信號(即第一到第八時鐘信號(^到Φ8)中，中央處理單元21選擇具有保持操作時序的時鐘信號，該時鐘信號給出了所抽取的強關聯的數據作為受噪聲影響較小的A/D轉換的數字輸出信號Dtl到DN_lt)因此，中央處理單元21能夠確定在 A/D轉換器12中的采樣和保持電路1211的保持操作時序以實現最小噪聲水平。以這種方式，通過由中央處理單元21執行噪聲分析程序，可以執行用于允許A/D轉換器12實現在低噪聲條件下的A/D轉換操作的校準操作。用于從8個時鐘信號(第一到第八時鐘信號(^到Φ8)中選擇時鐘信號的選擇控制數據被存儲于采樣和保持控制信號發生電路123中的采樣和保持控制寄存器1231內，其中所選擇的時鐘信號具有用于實現由校準操作所確定的最小噪聲水平的保持操作時序。根據圖I所示的本發明的第一實施例的半導體集成電路1，中央處理單元21由存儲于隨機存取存儲器(RAM)或非易失性存儲器(例如，閃速存儲器)中的程序來控制以在半導體集成電路I上電時按初始化順序執行用于允許A/D轉換器12實現在低噪聲條件下的A/D轉換操作的校準操作?！对谡２僮髦械腁/D轉換器》而且，隨后，在圖I所示的本發明的第一實施例的半導體集成電路I中，采樣和保持控制單元1232響應于存儲于采樣和保持控制信號發生電路123中的采樣和保持控制寄存器1231內的延遲選擇數據和相位控制數據來控制可變延遲電路(VDL) 1233，使得在A/D 轉換器12中的采樣和保持電路1211以用于實現由上述校準操作所確定的最小噪聲水平的時鐘信號的保持操作時序來執行模擬輸入信號的保持。更具體而言，在正常操作中的A/D轉換器12的A/D轉換被執行，使得在A/D轉換器12中的采樣和保持電路1211的保持操作通過將具有選自8個時鐘信號(第一到第八時鐘信號小1到Φ8)的保持操作時序的時鐘信號用作采樣和保持控制信號Φ3Η來執行。而且，在圖I所示的本發明的第一實施例的正常操作中的半導體集成電路I內，中央處理單元21通過存儲于隨機存取存儲器(RAM)或非易失性存儲器(例如，閃速存儲器)中的程序來控制以在A/D轉換器12的正常操作開始之后，每經過預定的操作時間周期就執行用于允許A/D轉換器12實現在低噪聲條件下的A/D轉換操作的校準操作?！蛾P于校準操作的波形圖》圖2是用于解釋用來允許A/D轉換器12實現在低噪聲條件下的A/D轉換操作的校準操作的波形圖，該校準操作在圖I所示的本發明的第一實施例的半導體集成電路I中執行。在圖2中，示出了在校準操作中由在半導體集成電路I的PLL電路30中的壓控振蕩器33生成的操作時鐘信號Φακ ;示出了由在PLL電路30中的分頻器34生成的分頻輸出信號;此外，還示出了干擾A/D轉換器12在低噪聲條件下的A/D轉換操作的噪聲 (Noise)的波形。此外，在圖2中還示出了下列時鐘信號在校準操作中由在半導體集成電路I的采樣和保持控制單元1232中的移相器12322生成的第一時鐘信號;由第一 CMOS延遲電路 DLl生成的第二時鐘信號Φ2 ;由第二CMOS延遲電路DL2的輸出端生成的第三時鐘信號Φ3 ； 由第三CMOS延遲電路DL3的輸出端生成的第四時鐘信號Φ 4 ;由第四CMOS延遲電路DL4的輸出端生成的第五時鐘信號Φ5 ;由第五CMOS延遲電路DL5的輸出端生成的第六時鐘信號 Φ 6 ;由第六CMOS延遲電路DL6的輸出端生成的第七時鐘信號Φ 7 ；以及由第七CMOS延遲電路DL7的輸出端生成的第八時鐘信號Φ8。在圖2所示的波形圖的實例中，具有極大幅值的噪聲(Noise)在分頻輸出信號
從低電平上升到高電平的時刻生成。同樣，具有不可忽略的幅值的噪聲(Noise)在分頻輸出信號從高電平下降到低電平的時刻生成。因此，在用于允許A/D轉換器12實現在低噪聲條件下的A/D轉換的校準操作中， 來自在與第二時鐘信號Φ2、第三時鐘信號Φ3、第四時鐘信號Φ4、第六時鐘信號Φ6、第七時鐘信號$7和第八時鐘信號Φ8中的每個時鐘信號的高電平操作時序對應的保持期內由A/ D轉換器12中的米樣和保持電路1211保持的模擬電壓輸入的A/D轉換的數字輸出信號被抽取作為具有基本上相等的值并且受來自噪聲源的噪聲影響較小的多數A/D轉換的數字輸出信號。另一方面，在該校準操作中，來自在與第一時鐘信號小工和第五時鐘信號小5中的每個時鐘信號的高電平操作時序對應的保持期內由A/D轉換器12中的采樣和保持電路 1211保持的模擬電壓輸入的A/D轉換的數字輸出信號作為具有彼此不同的值并且受來自噪聲源的噪聲影響較大的少數A/D轉換的數字輸出信號被忽略。因此，在校準操作之后的正常操作中的半導體集成電路I內，在正常操作中的A/D 轉換器12的A/D轉換被執行，使得在A/D轉換器12中的采樣和保持電路1211的保持操作通過將由上述校準操作從第二時鐘信號Φ2、第三時鐘信號Φ3、第四時鐘信號Φ4、第六時鐘信號Φ6、第七時鐘信號小7和第八時鐘信號Φ8中選出的具有一個保持操作時序的時鐘信號用作采樣和保持控制信號Φ3Η來執行。結果，A/D轉換器12在低噪聲條件下的A/D轉換操作能夠得以實現。《關于校準操作的另一個波形圖》圖3是用于解釋用來允許A/D轉換器12實現在低噪聲條件下的A/D轉換操作的另一種校準操作的波形圖，該校準操作在圖I所示的本發明的第一實施例的半導體集成電路I中執行。在圖3中，示出了用于確定集成于半導體集成電路I中的各種功能性模塊以及安裝于安裝基板上的另一個高功能性器件100的操作時序的多個時鐘信號CLK ;示出了由PLL 電路30中的分頻器34生成的分頻輸出信號Φ ο ;此外，還示出了干擾A/D轉換器12在低噪聲條件下的A/D轉換操作的噪聲(Noise)的波形。在初始時由半導體集成電路I執行的校準操作中，在從時間T/到時間IV的每個時刻，即，在來自分頻器34的分頻輸出信號Φ。從低電平變化到高電平的時刻T/及其之后分析噪聲影響。但是，在從時間T/到時間T8'的操作期內，因為發生頻繁的多個時鐘 CLK和分頻輸出信號Φ。的電平變化，所以具有大幅值的噪聲(Noise)在該操作期內生成。 因此，由在該操作期內所保持的模擬電壓輸入進行A/D轉換的全部8個數字輸出信號Dtl到 Dn^1具有彼此不同的值。根據由中央處理單元21進行的這個分析的結果，由中央處理單元 21判定半導體集成電路I的在正常操作中的A/D轉換器12在從時間T/到時間IV的操作期內無法實現在低噪聲條件下的A/D轉換操作。根據該判定的結果，由在PLL電路30中的分頻器34生成的分頻輸出信號Φ。的相位被控制以提前180度(=π)。這能夠通過分頻輸出信號的非反相和反相輕易地實現。更具體而言，響應于以上判定的結果，在采樣和保持控制單元1232中的移相器12322 內的CMOS逆變器將通過將由PLL電路30中的分頻器34供應的分頻輸出信號Φ。反相而生成的第一時鐘信號Φ I供應給第一 CMOS延遲電路DLl的輸入端以及第一 CMOS模擬開關 Sffl的一端。結果，如圖3所示，第一時鐘信號Ct1由在半導體集成電路I的采樣和保持控制單元1232中的移相器12322在時間T1生成，第二時鐘信號Φ2由第一 CMOS延遲電路DLl在時間T2生成，第三時鐘信號Φ3由第二 CMOS延遲電路DL2的輸出端在時間T3生成，第四時鐘信號Φ4由第三CMOS延遲電路DL3的輸出端在時間T4生成，第五時鐘信號Φ5由第CMOS 延遲電路DL4的輸出端在時間T5生成，第六時鐘信號Φ6由第五CMOS延遲電路DL5的輸出端在時間T6生成，第七時鐘信號Φ7由第六CMOS延遲電路DL6的輸出端在時間T7生成，以及第八時鐘信號Φ8由第七CMOS延遲電路DL7的輸出端在時間T8生成。因此，在接下來由半導體集成電路I執行的校準操作中，來自在與第二時鐘信號 Φ2、第三時鐘信號Φ3、第四時鐘信號Φ4、第六時鐘信號Φ6、第七時鐘信號Φ7和第八時鐘信號Φ8中的每個時鐘信號的高電平操作時序對應的保持期內由A/D轉換器12中的采樣和保持電路1211保持的模擬電壓輸入的A/D轉換的數字輸出信號被抽取作為具有基本上相等的值并且受來自噪聲源的噪聲影響較小的多數A/D轉換的數字輸出信號。另一方面， 在該校準操作中，來自在與第一時鐘信號Φ^Ρ第五時鐘信號Φ5中的每個時鐘信號的高電平操作時序對應的保持期內由A/D轉換器12中的采樣和保持電路1211保持的模擬電壓輸入的A/D轉換的數字輸出信號作為具有彼此不同的值并且受來自噪聲源的噪聲影響較大的少數A/D轉換的數字輸出信號被忽略。因此，在校準操作之后的正常操作中的半導體集成電路I內，在正常操作中的A/D 轉換器12的A/D轉換被執行，使得在A/D轉換器中的采樣和保持電路1211的保持操作通過將由上述校準操作從第二時鐘信號Φ2、第三時鐘信號Φ3、第四時鐘信號Φ4、第六時鐘信號Φ6、第七時鐘信號小7和第八時鐘信號Φ8中選出的具有一個保持操作時序的時鐘信號用作采樣和保持控制信號Φ3Η來執行。結果，A/D轉換器12在低噪聲條件下的A/D轉換操作能夠得以實現。
第二實施例《半導體集成電路的另一種配置》圖4是示出根據本發明的第二實施例的半導體集成電路I的另一種配置的示意圖。根據圖4所示的本發明的第二實施例的半導體集成電路I在以下方面不同于根據圖I所示的本發明的第一實施例的半導體集成電路I。也就是說，數字信號處理器(DSP) 1234被添加給根據圖4所示的本發明的第二實施例的半導體集成電路I的采樣和保持控制信號發生電路123。這個數字信號處理器1234代表中央處理單元21將存儲于A/D轉換數據寄存器 122中的8個數字輸出信號Dtl到Dim進行比較并且抽取強關聯的數據作為受來自噪聲源的噪聲影響較小的A/D轉換的數字輸出信號Dc^UDn+也就是說，數字信號處理器1234從存儲于A/D轉換數據寄存器122內的8個數字輸出信號當中抽取具有基本上相等的值的多數數據作為受來自噪聲源的噪聲影響較小的A/D轉換的數字輸出信號。另一方面，數字信號處理器1234忽略在存儲于A/D轉換數據寄存器122內的8個數字輸出信號當中具有彼此不同的值的少數數據作為受來自噪聲源的噪聲影響較大的數據。隨后，從8個時鐘信號，S卩，第一到第八時鐘信號(^到(^8中，數字信號處理器 1234選出具有保持操作時序的時鐘信號，該時鐘信號給出了被抽取作為受噪聲影響較小的 A/D轉換的數字輸出信號Dtl到Dim的強關聯的數據。因此，數字信號處理器1234能夠確定用于實現最小噪聲水平的在A/D轉換器12中的采樣和保持電路1211的保持操作時序。以這種方式，通過由數字信號處理器1234執行噪聲分析程序，可以執行用于允許A/D轉換器 12實現在低噪聲條件下的A/D轉換操作的校準操作。根據圖4所示的本發明的第二實施例的半導體集成電路1，數字信號處理器1234 由存儲于隨機存取存儲器(RAM)或非易失性存儲器(例如，閃速存儲器)內的程序來控制以在半導體集成電路I上電時在初始化序列中執行用于允許A/D轉換器12實現在低噪聲條件下的A/D轉換操作的校準操作。而且，在圖4所示的本發明的第二實施例的半導體集成電路I中，數字信號處理器 1234由存儲于隨機存取存儲器(RAM)或非易失性存儲器(例如，閃速存儲器)內的程序來控制以在A/D轉換器12的正常操作開始之后，每經過預定的操作時間周期就執行用于允許 A/D轉換器12實現在低噪聲條件下的A/D轉換操作的校準操作。第三實施例《半導體集成電路的具體配置》圖5是示出被配置為根據本發明的第三實施例的微控制器單元(MPU)的半導體集成電路I的具體配置的示意圖。如圖5所示，半導體集成電路I的模擬電路核心10包括模擬多路復用器(MPX) 11 和A/D轉換器12?！赌M電路核心》 模擬電路核心包括模擬多路復用器(MPX) 11的8個通道ANO，ANl. . . AN7的模擬輸入端，并且能夠將任意選自這8個通道的模擬輸入信號輸出到輸出端。圖5所示的A/D轉換器12包括A/D轉換電路121、A/D轉換數據寄存器122、以及采樣和保持控制信號發生電路123，它們以與在根據圖I所示的本發明的第一實施例的半導體集成電路I以及根據圖4所示的本發明的第二實施例的半導體集成電路I中的那些部件完全相同的方式來配置。A/D轉換電路121包括采樣和保持電路1211以及A/D轉換核心電路1212。此外，圖5所示的A/D轉換器12還包括鎖相環電路30，該鎖相環電路30以與在根據圖I所示的本發明的第一實施例的半導體集成電路I以及根據圖4所示的本發明的第二實施例的半導體集成電路I完全相同的方式來配置，以將操作時鐘信號Φακ供應給在數字電路20中的中央處理單元21和邏輯電路22以及將分頻輸出信號供應給采樣和保持控制信號發生電路123。設置于相對高的電壓(例如，5伏)的模擬電源電壓AVcc被供應給模擬電路核心
10;而模擬地電位AVss被供應給模擬電路核心10?！稊底蛛娐泛诵摹吩趫D5所示的半導體集成電路I的半導體芯片中的數字電路核心20包括中央處理單元(CPU) 21、邏輯電路22、隨機存取存儲器(RAM) 24、閃速非易失性存儲器件(NV Flash) 23、隨機存取存儲器(RAM) 24、只讀存儲器(ROM) 25和總線開關控制器(BSC) 26。設置于相對低的電壓(例如，大約I伏)的數字電源電壓Vcc被供應給數字電路核心20;而數字地電位Vss被供應給數字電路核心20。更具體而言，隨機存取存儲器(RAM) 24，閃速非易失性存儲器件(NV Flash) 23、只讀存儲器(ROM) 25和總線開關控制器(BSC) 26經由CPU總線CPU_Bus和控制線Cntr_Lines 與中央處理單元(CPU)21耦接。而且，多個外圍電路Periph CirU Periph Cir2經由CPU 總線CPU_Bus、控制線Cntr_Lines、外圍總線Periph_Bus和總線開關控制器(BSC) 26與中央處理單元(CPU) 21耦接。因此，由模擬電路核心10中的模擬多路復用器(MPX) 11選擇并采樣的輸入模擬信號由A/D轉換器12轉換成數字信號，并且該數字信號能夠經由外圍總線 Periph_Bus、總線開關控制器(BSC) 26和CPU總線CPU_Bus由中央處理單元(CPU) 21來處理。此外，由中央處理單元21或數字信號處理器執行以允許A/D轉換器12實現在最小噪聲水平下的A/D轉換的噪聲分析程序能夠存儲于隨機存取存儲器24、閃速非易失性存儲器件23和只讀存儲器25中的任何一個存儲器內。雖然由本發明人所創作的本發明已經在前面具體地基于其實施例進行了描述，但清楚的是，本發明并不限于所描述的實施例，并且在不脫離本發明的范圍的情況下可以進行各種修改。例如，A/D轉換器12并不僅限于逐次逼近型A/D轉換電路；應當清楚的是，A/D轉換器能夠通過閃速型A/D轉換器、管道型A/D轉換器和Σ Δ型A/D轉換器中的任一種來配置。此外，生成操作時鐘信號的元件并不限于鎖相環電路30 ;例如，它能夠以使用頻率-電壓轉換電路的環形振蕩器或時鐘振蕩電路來配置。而且，對于存儲于隨機存取存儲器或非易失性存儲器(例如，閃速存儲器)內的噪聲分析程序由中央處理單元21或數字信號處理器來執行，作為選擇，該噪聲分析能夠通過借助于快速傅里葉變換等分析由具有高于模擬電壓輸Vin的頻率分量的頻率信號分量的時鐘脈沖引起的噪聲分量來執行，其中所述模擬電壓輸入Vin由采樣和保持控制信號發生電路123中的可變延遲電路1233在A/D轉換器12的正常操作期內以及在8個時鐘信號 (第一到第八時鐘信號Ct1到Φ8)中的每個時鐘信號的高電平期內供應。相關申請的交叉引用在2011年I月11日提交的日本專利申請No. 2011-2829的包括說明書、附圖和摘要在內的公開內容通過引用的方式全部并入本申請。
權利要求
1.一種半導體集成電路，在半導體芯片中包括包含采樣和保持電路及模數轉換電路的模數轉換器，以及中央處理單元，其中模擬輸入信號能夠由所述采樣和保持電路在保持期內供應給所述模數轉換電路的輸入端，其中由模數轉換產生的數字輸出信號能夠由所述模數轉換電路的輸出端來生成，其中所述中央處理單元能夠執行所述數字輸出信號的數據處理，所述半導體集成電路還包括在所述半導體芯片中的時鐘發生單元以及采樣和保持信號發生電路，其中所述時鐘發生單元生成供應給所述中央處理單元的操作時鐘信號以及供應給所述采樣和保持信號發生電路的時鐘輸出信號，其中，在所述半導體集成電路的校準操作中，響應于所述時鐘輸出信號，所述采樣和保持信號發生電路生成其時序彼此間不同的多個時鐘信號并且將所述時鐘信號按順序地供應給所述采樣和保持電路的采樣和保持控制輸入端，其中在所述校準操作中，所述模數轉換電路將由所述采樣和保持電路以每個所述時鐘信號的每個時序保持的多個模擬信號按順序地轉換成多個數字信號，其中在所述校準操作中，通過執行所述數字信號的分析，用于允許所述模數轉換器在低噪聲條件下的模數轉換的所述采樣和保持電路的保持期的時序選自所述時鐘信號，并且其中，在所述半導體集成電路的正常操作中，通過所述校準操作從所述時鐘信號中選出的具有所述保持期的所述時序的時鐘信號被作為采樣和保持控制信號供應給所述采樣和保持電路，以及由所述采樣和保持電路以所述采樣和保持控制信號的時序保持的模擬信號由所述模數轉換電路進行模數轉換并且被作為所述數字輸出信號來輸出。
2.根據權利要求I所述的半導體集成電路，其中所述采樣和保持信號發生電路包括可變延遲電路、控制所述可變延遲電路的控制單元、以及用于所述控制單元的控制寄存器，其中所述可變延遲電路包括響應于所述時鐘輸出信號而生成其時序彼此間不同的多個時鐘信號的多個延遲電路以及多個開關，所述時鐘信號被供應給所述開關的一端并且所述開關的另一端共同耦接至所述采樣和保持電路的所述采樣和保持控制輸入端，其中，在所述校準操作中，通過在所述控制單元的控制之下將所述可變延遲電路中的所述開關控制為依次處于導通狀態，所述時鐘信號作為所述采樣和保持控制信號被按順序地供應給所述采樣和保持電路的所述采樣和保持控制輸入端，其中選擇數據被存儲于所述采樣和保持信號發生電路的所述控制寄存器中，所述選擇數據用于通過在所述校準操作中執行所述數字信號的所述分析來從所述時鐘信號中選擇允許在低噪聲條件下的所述模數轉換的所述保持期的所述時序，并且其中，在所述正常操作中，響應于存儲于所述采樣和保持信號發生電路的所述控制寄存器中的所述選擇數據，所述控制單元將選自所述可變延遲電路中的所述多個開關的一個開關控制為處于導通狀態，并且通過所述一個開關，所述時鐘信號被選擇作為所述采樣和保持控制信號并供應給所述采樣和保持電路。
3.根據權利要求2所述的半導體集成電路，其中所述時鐘發生單元由鎖相環電路來配置，所述鎖相環電路包括生成所述操作時鐘信號的壓控振蕩器，以及通過劃分所述操作時鐘信號的所述頻率來生成所述時鐘輸出信號的分頻器。
4.根據權利要求2所述的半導體集成電路，其中在所述校準操作中的所述數字信號的所述分析由形成于所述半導體芯片中的所述中央處理單元或數字信號處理器來執行。
5.根據權利要求4所述的半導體集成電路，其中所述半導體集成電路還包括存儲器， 用于存儲要由在所述半導體芯片中的所述中央處理單元或所述數字信號處理器來執行的用于在所述校準操作中的所述數字信號的所述分析的程序。
6.根據權利要求5所述的半導體集成電路，其中用于存儲所述程序的所述存儲器是非易失性存儲器。
7.根據權利要求2所述的半導體集成電路，其中所述校準操作在所述半導體集成電路上電時在初始化序列中執行。
8.根據權利要求7所述的半導體集成電路，其中，在所述半導體集成電路的正常操作期間，在所述正常操作開始之后每經過預定的操作時間周期就執行所述校準操作。
9.根據權利要求2所述的半導體集成電路，其中所述模數轉換器由逐次逼近型模數轉換器、閃速型模數轉換器、管道型模數轉換器和Σ Δ型模數轉換器中的任一種來配置。
10.根據權利要求9所述的半導體集成電路，其中所述半導體集成電路還包括在所述半導體芯片中的模擬多路復用器，所述模擬多路復用器能夠將在任意選自多個模擬輸入端中的一個模擬輸入端上的信號輸出到其輸出端,并且其中已經從所述模擬多路復用器的所述輸出端輸出的模擬選擇輸出信號能夠被供應給所述采樣和保持電路的輸入端。
11.一種半導體集成電路的操作方法，所述半導體集成電路在半導體芯片中包括包含采樣和保持電路及模數轉換電路的模數轉換器以及中央處理單元，其中模擬輸入信號在保持期內能夠由所述采樣和保持電路供應給所述模數轉換電路的輸入端，以及由模數轉換產生的數字輸出信號能夠由所述模數轉換電路的輸出端生成， 以及其中所述中央處理單元能夠執行所述數字輸出信號的數據處理，所述半導體集成電路還包括在所述半導體芯片中的時鐘發生單元以及采樣和保持信號發生電路，其中所述時鐘發生單元生成供應給所述中央處理單元的操作時鐘信號以及供應給所述采樣和保持信號發生電路的時鐘輸出信號，其中，在所述半導體集成電路的校準操作中，響應于所述時鐘輸出信號，所述采樣和保持信號發生電路生成其時序彼此間不同的多個時鐘信號并且將所述時鐘信號按順序地供應給所述采樣和保持電路的采樣和保持控制輸入端，其中，在所述校準操作中，所述模數轉換電路將由所述采樣和保持電路以每個所述時鐘信號的每個時序保持的多個模擬信號按順序地轉換成多個數字信號，其中，在所述校準操作中，通過執行所述數字信號的分析，用于允許所述模數轉換器在低噪聲條件下的模數轉換的所述采樣和保持電路的保持期的時序選自所述時鐘信號，并且其中，在所述半導體集成電路的正常操作中，通過所述校準操作從所述時鐘信號中選出的具有所述保持期的所述時序的時鐘信號被作為采樣和保持控制信號供應給所述采樣和保持電路，以及由所述采樣和保持電路以所述采樣和保持控制信號的時序保持的模擬信號由所述模數轉換電路進行模數轉換并且被作為所述數字輸出信號來輸出。
12.根據權利要求11所述的半導體集成電路的操作方法，其中所述采樣和保持信號發生電路包括可變延遲電路、控制所述可變延遲電路的控制單元、以及用于所述控制單元的控制寄存器，其中所述可變延遲電路包括響應于所述時鐘輸出信號而生成其時序彼此間不同的多個時鐘信號的多個延遲電路以及多個開關，所述時鐘信號被供應給所述開關的一端并且所述開關的另一端共同耦接至所述采樣和保持電路的所述采樣和保持控制輸入端，其中，在所述校準操作中，通過在所述控制單元的控制之下將所述可變延遲電路中的所述開關控制為依次處于導通狀態，所述時鐘信號作為所述采樣和保持控制信號被按順序地供應給所述采樣和保持電路的所述采樣和保持控制輸入端，其中選擇數據被存儲于所述采樣和保持信號發生電路的所述控制寄存器中，所述選擇數據用于通過在所述校準操作中執行所述數字信號的所述分析來從所述時鐘信號中選擇允許在低噪聲條件下的所述模數轉換的所述保持期的所述時序，并且其中，在所述正常操作中，響應于存儲于所述采樣和保持信號發生電路的所述控制寄存器中的所述選擇數據，所述控制單元將選自所述可變延遲電路中的所述多個開關的一個開關控制為處于導通狀態，并且通過所述一個開關，所述時鐘信號被選擇作為所述采樣和保持控制信號并供應給所述采樣和保持電路。
13.根據權利要求12所述的半導體集成電路的操作方法，其中所述時鐘發生單元由鎖相環電路來配置，所述鎖相環電路包括生成所述操作時鐘信號的壓控振蕩器以及通過劃分所述操作時鐘信號的所述頻率來生成所述時鐘輸出信號的分頻器。
14.根據權利要求12所述的半導體集成電路的操作方法，其中在所述校準操作中的所述數字信號的所述分析由形成于所述半導體芯片中的所述中央處理單元或數字信號處理器來執行。
15.根據權利要求14所述的半導體集成電路的操作方法，其中所述半導體集成電路還包括存儲器，用于存儲要由在所述半導體芯片中的所述中央處理單元或所述數字信號處理器來執行的用于在所述校準操作中的所述數字信號的所述分析的程序。
16.根據權利要求15所述的半導體集成電路的操作方法，其中用于存儲所述程序的所述存儲器是非易失性存儲器。
17.根據權利要求12所述的半導體集成電路的操作方法，其中所述校準操作在所述半導體集成電路上電時在初始化序列中執行。
18.根據權利要求17所述的半導體集成電路的操作方法，其中，在所述半導體集成電路的正常操作期間，在所述正常操作開始之后每經過預定的操作時間周期就執行所述校準操作。
19.根據權利要求12所述的半導體集成電路的操作方法，其中所述模數轉換器由逐次逼近型模數轉換器、閃速型模數轉換器、管道型模數轉換器和Σ Δ型模數轉換器中的任一種來配置。
20.根據權利要求19所述的半導體集成電路的操作方法，其中所述半導體集成電路還包括在所述半導體芯片中的模擬多路復用器，所述模擬多路復用器能夠將在任意選自多個模擬輸入端中的一個模擬輸入端上的信號輸出到其輸出端,并且其中已經從所述模擬多路復用器的所述輸出端輸出的模擬選擇輸出信號能夠被供應給所述采樣和保持電路的輸入端。
全文摘要
本公開涉及半導體集成器件及其操作方法。本發明旨在降低來自按照很難事先預測的操作時序而操作的噪聲源元件等的噪聲。在此所公開的半導體集成電路包括包含采樣和保持電路及A/D轉換電路的A/D轉換器、中央處理單元、時鐘生成單元以及采樣和保持信號發生電路。在校準操作中，響應于來自時鐘生成單元的時鐘信號，采樣和保持信號發生電路將多個時鐘信號按順序供應給采樣和保持電路。通過分析由A/D轉換電路按順序輸出的多個數字信號，允許在低噪聲條件下進行A/D轉換的保持期的時序選自時鐘信號。在正常操作中，通過校準操作選擇的時鐘信號被作為采樣和保持控制信號供應給采樣和保持電路。
文檔編號H03M1/08GK102594347SQ20121000676
公開日2012年7月18日 申請日期2012年1月11日 優先權日2011年1月11日
發明者石岡俊幸, 麻生卓司 申請人:瑞薩電子株式會社