專利名稱：串化器及數據串化方法
技術領域：
本發明有關于數據處理，特別是有關于數據的串列化。
背景技術：
串化器(serializer)用以將并列輸入數據轉換為串列輸出數據。因此，串化器廣泛運用于數據處理中。當將串化器使用于高速數據傳輸的應用時，串化器的內部電路單元必須采用高速的電流型邏輯(current mode 1gic7CML)的結構。然而，電流型邏輯單元所消耗的功率比標準單元(standard cell)所消耗的功率大許多，會增加系統整體的功率消耗；而電流型邏輯單元所占據的芯片面積又比標準單元所占據的面積大許多，會增加系統整體的生產成本。因此,為了兼顧數據傳輸速度與生產成本,一般的串化器內部會同時包含電流型邏輯單元及標準單 元。串化器的運作需依據時脈信號的驅動。一般而言，當串化器同時包含電流型邏輯單元及標準單元時，具較低數據傳輸速度的標準單元依據全擺幅時脈(full swingclock)的驅動，而具較高數據傳輸速度的電流型邏輯單元會依據差動時脈(differentialclock)的驅動。一般而言，差動時脈由鎖相回路(phase locked loop)的電壓控制震蕩器(voltage controlled oscillator, VC0)所直接產生。全擺幅時脈則需由差動轉單端電路(differential to single circuit)轉換差動時脈而得到。然而，當差動轉單端電路轉換差動時脈為全擺幅時脈時，會附帶于全擺幅時脈產生額外的噪聲(noise)及工藝漂移(corner variation) 當串化器的電流型邏輯單元及標準單元分別依據差動時脈及全擺幅時脈運作時，電流型邏輯單元及標準單元便會因為差動時脈及全擺幅時脈之間的工藝漂移而無法同步運作，因而造成輸出數據的錯誤，或是全擺幅時脈所引發的額外噪聲而造成串列器輸出數據的抖動。因此，必須提供一種串化器，可以依據差動時脈及全擺幅時脈運作，且不會發生數據錯誤。

發明內容
有鑒于此，本發明的目的在于提供一種串化器(serializer)，以解決習知技術存在的問題。于一實施例中，該串化器依據一全擺幅時脈(full swing clock)及無噪聲的一差動時脈(differential clock)轉換一并列輸入數據為一串列輸出數據，包括多個并入串出移位暫存器(Parallel-1nput-serial-output shift register,PIS0)、多個電流型邏輯(current mode 1(^;[(3,0^)0型正反器(0 flip-flop)、以及至少一多工器(multiplexer)。這些并入串出移位暫存器自該并列輸入數據的多個輸入位元中分別接收部份輸入位元,并依據該全擺幅時脈串列化這些部份輸入位元，以產生多個第一中間數據。這些電流型邏輯D型正反器依據無噪聲的該差動時脈分別鎖定儲存(latch)這些第一中間數據，以產生多個第二中間數據。該至少一多工器接收這些第二中間數據，并依據無噪聲的該差動時脈交錯這些第二中間數據以產生該串列輸出數據。本發明更提供一種數據串化方法，用以轉換一并列輸入數據為一串列輸出數據。于一實施例中，一串化器(serializer)包括多個并入串出移位暫存器(Parallel-1nput-serial-output shift register,PISO)、多個電流型邏輯(current modelogic, CML)D型正反器(D flip-flop)、以及至少一多工器(multiplexer)。首先，以這些并入串出移位暫存器自該并列輸入數據的多個輸入位元中分別接收部份輸入位元。接著，以這些并入串出移位暫存器依據一全擺幅時脈(full swing clock)串列化這些部份輸入位元，以產生多個第一中間數據。接著，以這些電流型邏輯D型正反器依據無噪聲的一差動時脈(differential clock)分別鎖定儲存(latch)這些第一中間數據，以產生多個第二中間數據。最后，以該至少一多工器依據無噪聲的該差動時脈交錯這些第二中間數據以產生該串列輸出數據。為了讓本發明的上述和其他目的、特征、和優點能更明顯易懂，下文特舉數較佳實施例，并配合附圖，作詳細說明如下:


圖1為一般的串化器的區塊圖；圖2A為時脈產生器的區塊圖；圖2B為圖2A的時脈產生器所產生的差動時脈及全擺幅時脈的示意圖；圖3A為結合了圖2A的時脈產生器的串化器的區塊圖；圖3B為圖3A的串化器所產生的數據錯誤的示意圖；圖4A為去除了全擺幅時脈與差動時脈間存在的相位差的串化器的區塊圖；圖4B為圖4A的串化器的數據取樣過程的示意圖；圖5為依據本發明防止串列輸出數據的抖動及數據錯誤的串化器的區塊圖；以及圖6為圖5的串化器的數據取樣過程的示意圖。主要元件符號說明:(圖1)100 串化器；101，102，103，104 5-to-l并入串出移位暫存器；111，112，121 2-to-l 多工器;(圖2A)200 時脈產生器；210 鎖相回路電壓控制震蕩器；220 差動轉單端電路；(圖3A)300 串化器；301，302，303，304 5-to-l并入串出移位暫存器；311，312，321 2-to-l 多工器;350 鎖相回路電壓控制震蕩器；352 差動轉單端電路；(圖4A)400 串化器；
401，402，403，404 5-to-l并入串出移位暫存器；411，412，421 2-to-l 多工器;450 鎖相回路電壓控制震蕩器；452 差動轉單端電路；454 電流型邏輯緩沖器；(圖5)500 串化器；501，502，503，504 5-to-l并入串出移位暫存器；531，532，533，534 電流型邏輯D型正反器；511,512,521 2-to-l 多工器；550 鎖相回路電壓控制震蕩器；552 差動轉單端電路。
具體實施例方式圖1為一般的串化器100的區塊圖。串化器100接收包含20個位元的并列輸出數據，并將并列輸入數據轉換為串列輸出數據。串化器100依據一差動時脈(differentialclock)及一全擺幅時脈(full swing clock)運作。于一實施例中，串化器100包括多個并入串出(parallel input serial output,PIS0)移位暫存器(shift register) 101 104以及多個多工器111、112、121。于一實施例中，并入串出移位暫存器101、102、103、104為5-to-l并入串出移位暫存器。并入串出移位暫存器101、102、103、104分別自并列輸入數據的20個位元中接收5個位元，并依據一全擺幅時脈將該5個位元串列化以得到第一串列數據。于一實施例中，多工器111、112、121皆為2-to-l多工器。多工器111自并入串出移位暫存器101、102接收第一串列數據，并依據差動時脈依序排列并入串出移位暫存器101、102所產生的第一串列數據，以產生第二串列數據。多工器112自并入串出移位暫存器103、104接收第一串列數據，并依據差動時脈依序排列并入串出移位暫存器103、104所產生的第一串列數據，以產生第二串列數據。多工器121自多工器111、112接收第二串列數據，并依據差動時脈依序排列多工器111、112所產生的第二串列數據，以產生串列輸出數據。圖2A為時脈產生器200的區塊圖。時脈產生器200可產生一差動時脈及一全擺幅時脈以驅動串化器。于一實施例中，時脈產生器200包括一鎖相回路(phase locked loop,PLL)電壓控制震蕩器(voltage controlled oscillator, VC0) 210以及一差動轉單端電路(differential to single circuit) 220。鎖相回路電壓控制震蕩器210產生差動時脈，而差動轉單端電路220依據差動時脈產生全擺幅時脈。圖2B為圖2A的時脈產生器所產生的差動時脈及全擺幅時脈的示意圖。當差動轉單端電路220依據差動時脈產生全擺幅時脈時，可能會于全擺幅時脈中帶入兩種最極端的工藝漂移。當差動轉單端電路220引起慢工藝漂移(S corner variaion) 251時,全擺幅時脈被延遲的時間較長。當差動轉單端電路220引起快工藝漂移(F corner variaion) 252時,全擺幅時脈被延遲的時間較短。然而,無論是S工藝漂移或F工藝漂移，均會使全擺幅時脈與差動時脈有一相位差，而導致串化器的并入串出移位暫存器與多工器的運作不一致，進一步于串列輸出數據中引起數據錯誤。圖3A為結合了圖2A的時脈產生器的串化器300的區塊圖。于一實施例中，串化器300包括多個并入串出移位暫存器301 304、多個多工器311、312、321、鎖相回路電壓控制震蕩器350、以及差動轉單端電路352。并入串出移位暫存器301 304的功能與圖1的并入串出移位暫存器101 104的功能相同，而多工器311、312、321的功能與圖1的多工器111、112、121的功能相同。鎖相回路電壓控制震蕩器350產生無噪聲的差動時脈以驅動多工器311、312、321的運作。差動轉單端電路352依據差動時脈產生全擺幅時脈，此全擺幅時脈用以驅動并入串出移位暫存器301 304的運作。由于差動轉單端電路352使全擺幅時脈與差動時脈之間產生S工藝漂移或F工藝漂移，使得全擺幅時脈與差動時脈有一相位差，而導致串化器300的并入串出移位暫存器301 304與多工器311、312、321的運作不一致，進一步于串列輸出數據中引起數據錯誤。圖3B為圖3A的串化器300所產生的數據錯誤的示意圖。鎖相回路電壓控制震蕩器350產生無噪聲的一差動時脈。接著，差動轉單端電路352依據差動時脈產生全擺幅時脈，全擺幅時脈與差動時脈之間存在S工藝漂移361或F工藝漂移371。若全擺幅時脈與差動時脈之間有S工藝漂移361時，并入串出移位暫存器301 304接著依據全擺幅時脈的驅動產生中間數據363，其中中間數據363與全擺幅時脈間有少許延遲362。當多工器311、312依據差動時脈364的驅動取樣中間數據時，由于差動時脈364為I的區間與中間數據363相符合，并不會發生數據錯誤。其中，差動時脈為I該差動時脈處于高電位的狀態，反之，差動時脈為O則該差動時脈處于低電位的狀態。然而，若全擺幅時脈與差動時脈之間有F工藝漂移371時，并入串出移位暫存器301 304接著依據全擺幅時脈的驅動產生中間數據373，其中中間數據373與全擺幅時脈間有少許延遲372。當多工器311、312依據差動時脈364的驅動取樣中間數據時，由于差動時脈364為I的區間與中間數據373不相一致，因此多工器311、312對中間數據的取樣過程會發生數據錯誤，且此數據錯誤會傳遞至串化器300的串列輸出數據之中。由于S工藝漂移與F工藝漂移的發生隨機性而無法事先確定，因此串化器300會隨機性地于串列輸出數據產生數據錯誤。為了避免圖3B的數據錯誤的發生，必須除去全擺幅時脈與差動時脈間存在的工藝漂移，以保持驅動串化器的全擺幅時脈與差動時脈的相位的一致。圖4A為去除了全擺幅時脈與差動時脈間存在的相位差的串化器400的區塊圖。于一實施例中，串化器400包括多個并入串出移位暫存器401 404、多個多工器411、412、421、鎖相回路電壓控制震蕩器450、差動轉單端電路452、以及電流型邏輯(current mode logic, CML)緩沖器454。并入串出移位暫存器401 404的功能與圖1的并入串出移位暫存器101 104的功能相同，而多工器411、412、421的功能與圖1的多工器111、112、121的功能相同。鎖相回路電壓控制震蕩器450產生無噪聲的第一差動時脈。差動轉單端電路452接著依據第一差動時脈產生全擺幅時脈，用以驅動并入串出移位暫存器401 404的運作。接著，電流型邏輯緩沖器454依據全擺幅時脈產生第二差動時脈，以驅動多工器411、412、421的運作。當差動轉單端電路452依據第一差動時脈產生全擺幅時脈時，差動轉單端電路452使全擺幅時脈與第一差動時脈之間存在S工藝漂移或F工藝漂移。當電流型邏輯緩沖器454依據全擺幅時脈產生第二差動時脈時，第二差動時脈亦帶有全擺幅時脈中存在的S工藝漂移或F工藝漂移。因此，全擺幅時脈與第二差動時脈之間不存在延遲或相位差，從而使串化器400的并入串出移位暫存器401 404與多工器411、412、421的運作相一致，而避免串列輸出數據中的數據錯誤。圖4B為圖4A的串化器400的數據取樣過程的示意圖。鎖相回路電壓控制震蕩器450產生無噪聲的第一差動時脈。接著，差動轉單端電路452依據第一差動時脈產生全擺幅時脈，全擺幅時脈與第一差動時脈之間存在S工藝漂移461或F工藝漂移471。若全擺幅時脈與第一差動時脈之間有S工藝漂移461時，并入串出移位暫存器401 404接著依據全擺幅時脈的驅動產生中間數據465，其中中間數據465與全擺幅時脈間有少許延遲462。另夕卜，電流型邏輯緩沖器454更依據全擺幅時脈產生第二差動時脈464，因電流型邏輯電路的工藝漂移不明顯，故全擺幅時脈與第二差動時脈間僅具有些微相位差463。當多工器411、412依據第二差動時脈464的驅動取樣中間數據465時，由于差動時脈464為O的區間與中間數據465相符合，并不會發生數據錯誤。同樣的，若全擺幅時脈與第一差動時脈之間有F工藝漂移471時，并入串出移位暫存器401 404接著依據全擺幅時脈的驅動產生中間數據475，其中中間數據475與全擺幅時脈間有少許延遲472。另外，電流型邏輯緩沖器454更依據全擺幅時脈產生第二差動時脈474，其中全擺幅時脈與第二差動時脈間僅具有些微相位差473。當多工器411、412依據第二差動時脈474的驅動取樣中間數據475時，由于差動時脈474為O的區間與中間數據475相符合，并不會發生數據錯誤。串化器400雖然可避免串列輸出數據產生數據錯誤，然而串化器400的串列輸出數據卻帶有很大的抖動(jitter)。由于差動轉單端電路452于全擺幅時脈中產生的噪聲會傳遞至第二差動時脈之中，多工器411、412、421依據帶有噪聲的第二差動時脈運作時便會產生帶有抖動的串列輸出數據，使串化器400的效能下降。為了去除圖4A的串列輸出數據的抖動，又同時避免圖3B的數據錯誤的發生，本發明提出一種新型態的串列器。圖5為依據本發明防止串列輸出數據的抖動及數據錯誤的串化器500的區塊圖。串化器500轉換一并列輸入數據為一串列輸出數據。于一實施例中，串化器500包括多個并入串出移位暫存器501 504、多個電流型邏輯(current mode logic,CML)D型正反器(D flip-flop) 531、532、533、534、多個多工器511、512、521、鎖相回路電壓控制震蕩器550、以及差動轉單端電路552。并入串出移位暫存器501 504的功能與圖1的并入串出移位暫存器101 104的功能相同。電流型邏輯D型正反器531、532、533、534則分別依據差動時脈取樣并儲存并入串出移位暫存器501、502、503、504所產生的第一中間數據以產生第二中間數據，以作為多工器511、512的輸入。多工器511、512、521的功能與圖1的多工器111、112、121的功能相同。鎖相回路電壓控制震蕩器550產生無噪聲的差動時脈以驅動電流型邏輯D型正反器531、532、533、534以及多工器511、512、521的運作。差動轉單端電路552依據差動時脈產生全擺幅時脈，以驅動并入串出移位暫存器501 504的運作。于一實施例中，并入串出移位暫存器501 504為5-to-l并入串出移位暫存器。于一實施例中，多工器511、512、521為2-to-l多工器。首先，并入串出移位暫存器501 504自并列輸入數據的20個輸入位元中分別接收5個輸入位元，并依據差動轉單端電路552產生的全擺幅時脈串列化各自所接收的5個輸入位元，以產生第一中間數據。接著，電流型邏輯D型正反器531 534依據鎖相回路電壓控制震蕩器550產生的無噪聲的差動時脈取樣并儲存串出移位暫存器501 504所產生的第一中間數據以產生第二中間數據。接著，多工器511、512依據鎖相回路電壓控制震蕩器550產生的無噪聲的差動時脈分別依序排列電流型邏輯D型正反器531、532產生的第二中間數據以產生第三中間數據。接著，多工器521依據鎖相回路電壓控制震蕩器550產生的無噪聲的差動時脈依序排列多工器511、512產生的第三中間數據以產生串列輸出數據。雖然差動轉單端電路552使全擺幅時脈與差動時脈之間產生S工藝漂移或F工藝漂移，使得全擺幅時脈與差動時脈有一相位差。然而，由于電流型邏輯D型正反器531、532依據無噪聲的差動時脈取樣第一中間數據，因此電流型邏輯D型正反器531、532依據無噪聲的差動時脈所產生的第二中間數據具有與差動時脈相符的相位，因此多工器511、512依據差動時脈取樣第二中間數據時不會產生數據錯誤，而避免串化器500發生數據錯誤的問題。另外，由于電流型邏輯D型正反器531 534及多工器511、512、521均受無噪聲的差動時脈所驅動，因此不會于串列輸出數據產生抖動(jitter)。由于串化器500成功地避免了串列輸出數據發生數據錯誤及抖動的問題，因此圖5的串化器500的效能較圖3及圖4的串化器300、400的效能為高。圖6為圖5的串化器500的數據取樣過程的示意圖。鎖相回路電壓控制震蕩器550產生無噪聲的差動時脈。接著，差動轉單端電路552依據差動時脈產生全擺幅時脈，全擺幅時脈與差動時脈之間存在S工藝漂移611或F工藝漂移621。若全擺幅時脈與差動時脈之間有S工藝漂移611時，并入串出移位暫存器501 504接著依據全擺幅時脈的驅動產生第一中間數據614，其中第一中間數據614與全擺幅時脈間有少許延遲612。接著，電流型邏輯D型正反器531 534依據無噪聲的差動時脈取樣并儲存第一中間數據614以產生第二中間數據615。當多工器511、512依據差動時脈616的驅動取樣第二中間數據615時，由于差動時脈616為O的區間與第二中間數據615相符合，并不會發生數據錯誤。同樣的，若全擺幅時脈與差動時脈之間有F工藝漂移621時，并入串出移位暫存器501 504接著依據全擺幅時脈的驅動產生第一中間數據624，其中第一中間數據624與全擺幅時脈間有少許延遲622。接著，電流型邏輯D型正反器531、532、533、534依據無噪聲的差動時脈取樣并儲存第一中間數據624以產生第二中間數據625。當多工器511、512依據差動時脈616的驅動取樣第二中間數據625時，由于差動時脈616的區間與第二中間數據625相符合，并不會發生數據錯誤。雖然本發明已以較佳實施例揭露如上，然其并非用以限定本發明，任何熟習此項技術者，在不脫離本發明的精神和范圍內，當可作些許的更動與潤飾，因此本發明的保護范圍當視權利要求書所界定者為準。
權利要求
1.一種串化器，依據一全擺幅時脈及無噪聲的一差動時脈轉換一并列輸入數據為一串列輸出數據，包括: 多個并入串出移位暫存器，自該并列輸入數據的多個輸入位元中分別接收部份輸入位元，并依據該全擺幅時脈串列化所述部份輸入位元，以產生多個第一中間數據； 多個電流型邏輯D型正反器，依據無噪聲的該差動時脈分別鎖定儲存所述第一中間數據，以產生多個第二中間數據；以及 至少一多工器，接收所述第二中間數據，并依據無噪聲的該差動時脈交錯所述第二中間數據以產生該串列輸出數據。
2.如權利要求1所述的串化器，其中該串化器更包括: 一時脈產生電路，產生不具噪聲的該差動時脈，并依據該差動時脈導出該全擺幅時脈。
3.如權利要求2所述的串化器，其中該時脈產生電路包括: 一鎖相回路電壓控制震蕩器，產生不具噪聲的該差動時脈；以及 一差動轉單端電路，依據該差動時脈導出該全擺幅時脈。
4.如權利要求1所述的串化器，其中該至少一多工器包括: 多個第一多工器，分別自所述第二中間數據中接收部分所述第二中間數據，并依據無噪聲的該差動時脈分別依序排列部分所述第二中間數據以產生多個第三中間數據； 一第二多工器，依據無噪聲的該差動時脈依序排列所述第三中間數據以產生該串列輸出數據。
5.如權利要求1所述的串化器，其中所述并入串出移位暫存器為5-to-l并入串出移位暫存器。
6.如權利要求4所述的串化器，其中所述第一多工器為2-to-l多工器，且該第二多工器為2-to-l多工器。
7.一種數據串化方法，用以轉換一并列輸入數據為一串列輸出數據，其中一串化器包括多個并入串出移位暫存器、多個電流型邏輯D型正反器、以及至少一多工器，該數據串化方法包括: 以所述并入串出移位暫存器自該并列輸入數據的多個輸入位元中分別接收部份輸入位元； 以所述并入串出移位暫存器依據一全擺幅時脈串列化所述部份輸入位元，以產生多個第一中間數據； 以所述電流型邏輯D型正反器依據無噪聲的一差動時脈分別鎖定儲存所述第一中間數據，以產生多個第二中間數據；以及 以該至少一多工器依據無噪聲的該差動時脈交錯所述第二中間數據以產生該串列輸出數據。
8.如權利要求7所述的數據串化方法，其中該串化器更包括一時脈產生電路，而該方法更包括: 以該時脈產生電路產生不具噪聲的該差動時脈；以及 以該時脈產生電路依據該差動時脈導出該全擺幅時脈。
9.如權利要求8所述的數據串化方法，其中該時脈產生電路包括: 一鎖相回路電壓控制震蕩器，產生不具噪聲的該差動時脈；以及一差動轉單端電路，依據該差動時脈導出該全擺幅時脈。
10.如權利要求7所述的數據串化方法，其中該至少一多工器包括多個第一多工器以及一第二多工器，而該串列輸出數據的產生步驟包括: 以所述第一多工器分別自所述第二中間數據中接收部分所述第二中間數據； 以所述第一多工器依據無噪聲的該差動時脈分別依序排列部分所述第二中間數據以產生多個第三中間數據；以及 以該第二多工器依據無噪聲的該差動時脈依序排列所述第三中間數據以產生該串列輸出數據。
11.如權利要求7所述的數據串化方法，其中所述并入串出移位暫存器為5-t0-l并入串出移位暫存器。
12.如權利要求10所述的數據串化方法，其中所述第一多工器為2-to-l多工器，且該第二多工器為2-to-l多工器。
全文摘要
本發明提供一種串化器。于一實施例中，該串化器依據一全擺幅時脈及無噪聲的一差動時脈轉換一并列輸入數據為一串列輸出數據，包括多個并入串出移位暫存器、多個電流型邏輯D型正反器、以及至少一多工器。這些并入串出移位暫存器自該并列輸入數據的多個輸入位元中分別接收部份輸入位元，并依據該全擺幅時脈串列化這些部份輸入位元，以產生多個第一中間數據。這些電流型邏輯D型正反器依據無噪聲的該差動時脈分別鎖定儲存這些第一中間數據，以產生多個第二中間數據。該至少一多工器依據無噪聲的該差動時脈交錯這些第二中間數據以產生該串列輸出數據。
文檔編號H03M9/00GK103220000SQ201210049890
公開日2013年7月24日 申請日期2012年2月29日 優先權日2012年1月20日
發明者張蕙如 申請人:慧榮科技股份有限公司