一種帶自校準功能的延時采樣電路的制作方法
【專利摘要】本發(fā)明公開一種帶自校準功能的延時采樣電路，延時采樣電路包括脈沖產(chǎn)生電路、復制路徑單元、校準延時電路、邊沿采樣電路以及延時采樣控制模塊構成。其中復制路徑單元處于可變電壓區(qū)內，而其他部分處于固定電壓區(qū)內。本發(fā)明可用于反映芯片的時序狀況，并指導芯片的電壓調節(jié)，電路提供兩種工作模式：自校準模式和自適應電壓調節(jié)模式。兩種模式配合自適應電壓調節(jié)協(xié)同工作時，可以有效的防止芯片在運行過程中由于環(huán)境變化而導致的測量偏差，同時兼顧實時性與可靠性，能讓所監(jiān)測的電路工作在所需的最低電壓下，從而有效降低電路功耗。
【專利說明】一種帶自校準功能的延時采樣電路

【技術領域】
[0001]本發(fā)明涉及一種帶自校準功能的延時采樣電路，該電路可用于反映芯片由于工藝、溫度和電壓狀況變化而發(fā)生的時序偏差狀況。整個電路由純數(shù)字邏輯實現(xiàn)，屬于數(shù)字集成電路設計領域。
技術背景
[0002]隨著集成電路工藝尺寸的進一步縮小以及手持移動設備的快速發(fā)展，功耗已經(jīng)成為系統(tǒng)芯片設計中的一項重要指標。在傳統(tǒng)的數(shù)字集成電路設計過程中，設計者為了應對最差情況下的電路變化，通常選擇最壞情況作為芯片的設計條件，“最壞情況”綜合考慮了電路中可能存在的電壓抖動，溫度波動，工藝偏差(如柵長波動、摻雜波動等)、耦合噪聲等各種參數(shù)波動的不利影響，但這些不利時序偏差因素實際很難同時發(fā)生，因此最壞情況可能根本不會發(fā)生，這就造成所選擇的工作電壓過于保守，從而造成不必要的功耗浪費。
[0003]為降低電路這種過多的設計余量，近年來基于片上監(jiān)測的自適應電壓調節(jié)方法(AdaptiveVoltageScaling, AVS)被廣泛研究,它可以有效的抑制芯片的工藝偏差，其核心思想是通過片上監(jiān)測單元將工藝、電壓和溫度變化(Process, Voltage&Temperaturevariat1n, PVT)以及噪聲、老化等因素轉化為監(jiān)測單元的時序延時，然后根據(jù)延時關系動態(tài)調節(jié)供電電壓值，從而降低芯片總功耗。
[0004]動態(tài)電壓頻率調節(jié)技術(DynamicVoltageandFrequencyScaling,DVFS)是一種有效的低功耗技術，主要根據(jù)芯片工作的具體的負載情況在預先建立好的電壓-頻率查找表中選擇合適的電壓和頻率，使芯片工作在符合當前應用的最低功耗下，但這種控制方式?jīng)]有對芯片工作情況的反饋機制，不能夠適應實時的變化，調控有一定的盲目性，而且出現(xiàn)查找表以外的特殊狀況更是無從應對，容易導致電壓頻率與芯片實際性能需求的不一致，功耗降低效果有限。為了克服開環(huán)控制實時性差的特點，在此以后基于片上時序監(jiān)測的低功耗技術迅速發(fā)展，成為研究的熱點。
[0005]片上時序監(jiān)測技術從控制方面可分為調節(jié)電壓的自適應電壓調節(jié)技術，調節(jié)頻率的自適應頻率調節(jié)技術(AdaptiveFrequencyScaling, AFS)以及調節(jié)襯底偏置的自適應襯底偏置技術(AdaptiVeBodyBiaS，ABB)，而從監(jiān)測方面又可分為直接監(jiān)測和間接監(jiān)測。基于直接監(jiān)測方式是對芯片中實際關鍵路徑進行監(jiān)測，與被監(jiān)測電路存在邏輯關聯(lián)，并將不同PVT狀態(tài)下的變化歸結為關鍵路徑上的時序變化，從而能夠精確的反映芯片的實際工作情況。由于直接監(jiān)測法監(jiān)測的是芯片中的真實關鍵路徑，因而與設計的整體架構聯(lián)系緊密，該方法雖然可以進一步壓縮電路的時序裕量，但過低的供電電壓使芯片穩(wěn)定性變差，甚至發(fā)生時序錯誤。基于間接監(jiān)測單元的自適應技術是指監(jiān)測單元與被被監(jiān)測電路沒有直接的邏輯聯(lián)系，監(jiān)測結果依賴于傳感器模型的精度和位置，可以反映整個被監(jiān)測電路全局PVT變化情況，但無法確定芯片中真實關鍵路徑延時是否緊張或發(fā)生違規(guī)，因而設計過程中仍需留有一定的時序裕量，防止真實路徑發(fā)生時序違規(guī)。間接監(jiān)測技術的優(yōu)點在于，由于采樣單元與被測電路沒有邏輯上的聯(lián)系，上層調節(jié)系統(tǒng)設計復雜度較低，通用性較好。
[0006]延時采樣電路主要是用于測量時序監(jiān)測單元的延時值以反映被監(jiān)測電路的時序狀況。最簡單的設計是直接將復制路徑首尾相連形成振蕩環(huán)，并用計數(shù)器對振蕩環(huán)在固定時間間隔內周期數(shù)作統(tǒng)計，得出整個延時鏈的時序狀況。這種設計簡單有效，常用于測量芯片所在工藝角，供AVS模塊校準參數(shù)。但振蕩環(huán)測量的穩(wěn)定性較差，較小的環(huán)境變化都能弓I起很大的相位偏差，這種過于敏感的特性反而不利于芯片PVT的監(jiān)測；另外，由于振蕩環(huán)的周期測量需要多個時鐘周期才能完成，反應時間比較緩慢。對于AVS設計的監(jiān)測單元而言，振蕩環(huán)的穩(wěn)定性和實時性都無法勝任。
[0007]作為監(jiān)測單元延時的工具，延時采樣電路必須確保PVT變化不會影響測量的結果，這就要求固定延時區(qū)域在不同PVT下都保持固定，否則測量出的復制路徑延時是不準確的。


【發(fā)明內容】

[0008]發(fā)明目的:由于PVT偏差的存在，傳統(tǒng)芯片設計需要留有較大的安全裕量，這些裕量造成了巨大的浪費，自適應電壓調節(jié)技術可以有效的抑制PVT偏差，從而降低芯片功耗，而自適應電壓調節(jié)系統(tǒng)降低功耗的效果依賴于準確的延時測量。本發(fā)明的目的就在于提供一種延時采樣電路，其帶有自校準功能，可以快速有效的降低測量誤差，使片上時序測量更為精確，為自適應電壓調節(jié)系統(tǒng)提供更加準確的芯片時序狀況，為芯片的電壓調節(jié)提供可靠依據(jù)。
[0009]技術方案:本發(fā)明所述的帶自校準功能的延時采樣電路包括脈沖產(chǎn)生電路、復制路徑單元、校準延時電路、邊沿采樣電路以及延時采樣控制模塊，
[0010]脈沖產(chǎn)生電路在延時采樣控制模塊輸出的參考時鐘控制下產(chǎn)生輸入復制路徑單元的脈沖信號和輸入邊沿采樣電路的兩種采樣時鐘；
[0011]復制路徑單元是被監(jiān)測電路關鍵路徑的副本，在延時采樣電路處于自校準模式時被旁路，處于自適應電壓調節(jié)模式時被接入電路中，其輸出連接至校準延時電路；
[0012]校準延時電路根據(jù)延時采樣控制模塊輸出的延時選擇信號動態(tài)調節(jié)復制路徑單元輸出信號的延時大小，其輸出連接至邊沿采樣電路；
[0013]邊沿采樣電路在采樣時鐘的控制下對校準延時電路的輸出信號進行采樣，并將采樣結果輸出至延時采樣控制模塊；
[0014]延時采樣控制模塊包括自校準控制單元和模式控制單元，模式控制單元產(chǎn)生模式選擇信號，用來控制延時采樣電路處于自校準模式或自適應電壓調節(jié)模式，控制校準延時電路實現(xiàn)兩種采樣時鐘的切換以及復制路徑單元的旁路與接入；若處于自校準模式，則自校準控制單元根據(jù)邊沿采樣電路輸出的采樣結果調節(jié)并輸出所述延時選擇信號；若處于自適應電壓調節(jié)模式，則模式控制單元將邊沿采樣電路輸出的采樣結果送入外部的自適應電壓調節(jié)單元，供其對被監(jiān)測電路進行電壓調節(jié)。
[0015]本發(fā)明還提供了如下技術方案，一種帶自校準功能的延時采樣電路，包括脈沖產(chǎn)生電路、復制路徑單元、校準延時電路、邊沿采樣電路以及延時采樣控制模塊，校準延時電路(3)包含二選一數(shù)據(jù)選擇器MUX1、MUX2:
[0016]所述的脈沖產(chǎn)生電路由一個觸發(fā)器和一個異或邏輯單元組成，觸發(fā)器的Q非輸出端與D輸入端相連，Q輸出端與復制路徑單元的輸入端相連，Q非輸出端還連接二選一數(shù)據(jù)選擇器MUX2的一個輸入端和異或邏輯單元的一個輸入端，異或邏輯單元的另一個輸入端連接延時采樣控制模塊輸出的參考時鐘信號，異或邏輯單元的輸出端連接二選一數(shù)據(jù)選擇器MUX2的另一個輸入端；
[0017]所述的復制路徑單元是被監(jiān)測電路關鍵路徑的副本，其輸入、輸出端分別連接二選一數(shù)據(jù)選擇器MUXl的兩個輸入端；
[0018]所述的校準延時電路包括M+1個四選一數(shù)據(jù)選擇器，分成兩級延時電路:第一級延時電路由I個四選一數(shù)據(jù)選擇器構成，第二級延時電路由M個四選一數(shù)據(jù)選擇器構成，第一級延時電路中四選一數(shù)據(jù)選擇器的每個輸入端分別串聯(lián)N個標準延時單元后首尾相連形成一條完整延時鏈，延時鏈第一個標準延時單元的輸入端連接二選一數(shù)據(jù)選擇器MUXl的輸出端；第二級延時電路中第一個四選一數(shù)據(jù)選擇器的首個輸入端連接第一級延時電路四選一數(shù)據(jù)選擇器的輸出端，其余輸入端每個串聯(lián)一個標準延時單元后首尾相連，兩級延時電路中，前一個四選一數(shù)據(jù)選擇器的輸出端連接后一個四選一數(shù)據(jù)選擇器第一個輸入端，其中，M、N滿足公式M = [N/3], [*]表示向上取整，N由PVT對延時采樣電路的偏差情況決定；
[0019]所述邊沿采樣電路由K級觸發(fā)器并聯(lián)構成，相鄰觸發(fā)器的D輸入端之間插入標準延時單元，第一級觸發(fā)器的D輸入端連接第二級延時電路最后一個四選一數(shù)據(jù)選擇器的輸出端，各級觸發(fā)器的時鐘端分別連接二選一數(shù)據(jù)選擇器MUX2的輸出端，各級觸發(fā)器的Q輸出端輸出采樣結果到采樣控制模塊；
[0020]所述的延時采樣控制模塊由自校準控制單元和模式控制單元組成，自校準控制單元的延時選擇信號輸出端分別連接校準延時電路中四選一數(shù)據(jù)選擇器的控制端，模式控制單元的模式選擇信號輸出端分別連接二選一數(shù)據(jù)選擇器MUX1、MUX2的控制端。
[0021]本發(fā)明中，延時采樣電路屬于片上調節(jié)，即它與被監(jiān)測的電路做在同一芯片上，從而可以實時的監(jiān)測電路的延時情況，以便更有效的發(fā)揮電壓調節(jié)的作用。電路有兩種工作模式:自校準模式和自適應電壓調節(jié)模式。自校準模式用于調節(jié)延時采樣電路的自身延時，以應對工藝電壓和溫度對采樣結果的影響；自適應電壓調節(jié)模式用于獲取復制路徑單元的延時，以反映被監(jiān)測電路的時序，并將測量結果輸出給外部自適應電壓控制單元，作為自適應電壓控制單元對被監(jiān)測電路進行電壓調節(jié)的依據(jù)。脈沖產(chǎn)生電路用于產(chǎn)生監(jiān)測脈沖(即輸入復制路徑單元的脈沖信號)和邊沿采樣電路的采樣時鐘，監(jiān)測脈沖為參考時鐘的二分頻，自適應電壓調節(jié)模式下的采樣時鐘為監(jiān)測脈沖的反相信號，自校準模式下的采樣時鐘是通過監(jiān)測脈沖和參考時鐘異或得到；復制路徑單元為復制的被監(jiān)測電路的關鍵路徑副本，用來模擬真實的芯片關鍵路徑延時狀況，與被監(jiān)測電路一起處于可變電壓區(qū)內，而其他部分處于固定電壓區(qū)內使得測量準確；校準延時電路則是用于補償不同PVT對采樣單元的影響，使得固定電壓域的固定延時區(qū)域的延時保持恒定，不受PVT變化的影響，即校準延時電路根據(jù)PVT的情況增加或減小校準延時，使延時采樣電路到固定閾值位的總延時保持半個周期長度。閾值定義為固定延時區(qū)域總長度為半個時鐘周期，對應于采樣觸發(fā)器所處的bit位稱為閾值位。邊沿采樣電路由多級觸發(fā)器構成，每級之間插入標準延時單元(為偶數(shù)個反相器，以保證翻轉方向一致)，每一級延時單元即反相器的輸出都較前一級輸出有所延遲，各觸發(fā)器在監(jiān)測脈沖的上升沿對經(jīng)過復制路徑的延時信號進行采樣，如果對應的反相器已翻轉，則對應的觸發(fā)器會采樣到高電平，反之只能采到低電平。由于各個觸發(fā)器在采樣點處的反相器發(fā)生翻轉的時刻都不相同，且復制路徑的延時越長，翻轉時間越晚，觸發(fā)器采樣時發(fā)生翻轉的反相器個數(shù)越少，采樣的高電平數(shù)目也越少。這樣，觸發(fā)器的輸出端高電平的個數(shù)就直接反映復制路徑的延時長度，即芯片的關鍵路徑的延時長度。
[0022]本發(fā)明與現(xiàn)有技術相比，其有益效果是:
[0023]1.本發(fā)明帶有自校準功能，能很好地應對PVT偏差對延時采樣結果的影響，且可以有效的防止采樣誤差隨采樣級數(shù)的增加而累積，從而提高采樣準確性。
[0024]2.與傳統(tǒng)的基于環(huán)振電路的延時采樣電路相比，本發(fā)明可以快速采集延時信息，不需要在多周期內通過計數(shù)的方式得到延時信息。
[0025]3.本發(fā)明的延時采樣控制模塊可以在校準模式和自適應電壓調節(jié)模式之間交替工作，可以有效的防止芯片在運行過程中由于環(huán)境變化而導致的測量偏差，同時兼顧實時性與可靠性:在需要降電壓時先校準后降壓，在需要升電壓時先升電壓后校準。
[0026]4.本發(fā)明采用全數(shù)字CMOS構成，與被監(jiān)測電路集成在一起，可進行實時監(jiān)測。相比于采樣模擬器件的延時監(jiān)測電路，本發(fā)明的電路設計過程兼容數(shù)字電路設計的EDA工具。

【專利附圖】

【附圖說明】
[0027]圖1為本發(fā)明的電路結構框圖；
[0028]圖2為本發(fā)明的校準延時電路結構以及整個延時路徑的示意圖；
[0029]圖3為本發(fā)明在兩種不同模式下的各主要信號的時序圖；
[0030]圖4為本發(fā)明的邊沿采樣單元所得采樣結果示意圖；
[0031]圖5為本發(fā)明的自校準電路在校準目標下的校準控制字和采樣觸發(fā)器的值；
[0032]圖6為本發(fā)明的自校準控制單元的控制流程圖；
[0033]圖7為本發(fā)明的自校準控制電路的控制波形圖；
[0034]圖8為本發(fā)明運用于被監(jiān)測電路的調節(jié)仿真圖。

【具體實施方式】
[0035]下面以CM0S0.18 μ m工藝下的一個具體設計實例對本發(fā)明技術方案進行詳細說明。
[0036]如圖1所示，本發(fā)明所述的帶自校準功能的延時采樣電路，包括脈沖產(chǎn)生電路1、復制路徑單元2、校準延時電路3、邊沿采樣電路4以及延時采樣控制模塊5，校準延時電路3包含二選一數(shù)據(jù)選擇器MUXl、MUX2。
[0037]脈沖產(chǎn)生電路I由一個觸發(fā)器和一個異或邏輯單元組成，觸發(fā)器的Q非輸出端與D輸入端相連，輸出為參考時鐘Clock的二分頻，作為脈沖信號輸入復制路徑單兀2, Q非端信號用作自適應調節(jié)模式的采樣時鐘Clock_aVS，Q非端信號與參考時鐘Clock相異或得到自校準模式的采樣時鐘Clock_cal。
[0038]復制路徑單元2是被監(jiān)測電路關鍵路徑的副本。
[0039]校準延時電路3由數(shù)據(jù)選擇器(MUX)和標準延時單元構成，標準延時單元選自工藝庫中延時變化較為穩(wěn)定的反相器或緩沖器BUFF，由偶數(shù)個基本反相器串聯(lián)連接而成，其延時時間為標準延時時間Ttlt5其中M+1個四選一 MUX分成兩級延時電路:第一級由I個MUX構成，第二級由M個MUX構成。第一級校準MUX每個選通端口串聯(lián)N個標準延時單元，選通端口之間首尾相連形成一條完整延時鏈，共計4N個標準延時單元，延時鏈第一個標準延時單元的輸入端連接二選一數(shù)據(jù)選擇器MUXl的輸出端；第二級延時電路第一個四選一數(shù)據(jù)選擇器的首個輸入端連接第一級延時電路四選一數(shù)據(jù)選擇器的輸出端，其余輸入端每個串聯(lián)一個標準延時單元后首尾相連，兩級延時電路中，前一個四選一數(shù)據(jù)選擇器的輸出端連接后一個四選一數(shù)據(jù)選擇器第一個輸入端，共計3M個。M、N滿足公式M= [N/3]，其中[*]表示向上取整，N由PVT對延時采樣單元的偏差情況、所需監(jiān)測精度以及標準延時Ttl的大小聯(lián)合決定，偏差較大、精度較大、Ttl較小，則所需的數(shù)據(jù)選擇器數(shù)目較大。
[0040]邊沿采樣電路4由K級觸發(fā)器并聯(lián)構成，相鄰觸發(fā)器的D輸入端之間插入標準延時單元，第一級觸發(fā)器的D輸入端連接第二級延時電路最后一個四選一數(shù)據(jù)選擇器的輸出端，各級觸發(fā)器的時鐘端分別連接二選一數(shù)據(jù)選擇器MUX2的輸出端，各級觸發(fā)器的Q輸出端輸出采樣結果到采樣控制模塊5，各觸發(fā)器均在監(jiān)測時鐘的上升沿對監(jiān)測脈沖延時信號采樣。
[0041]延時采樣控制模塊5由自校準控制單元和模式控制單元兩部分組成，延時采樣控制模塊5由通用的數(shù)字電路設計方法設計而成(例如用VerilogHDL描述其功能，可經(jīng)標準數(shù)字電路設計工具生成相應的電路)，下面具體描述其功能。自校準控制單元根據(jù)采樣結果調節(jié)延時選擇信號sel_num，補償因不同工藝、溫度和電壓對測量電路的影響，當模式控制單元輸出模式選擇信號seljnode = 1，整個電路處于自校準模式，復制路徑單元2被旁路，邊沿采樣電路4的采樣時鐘為Clock_cal。當模式控制單元輸出模式選擇信號sel_mode =0，整個電路處于自適應電壓調節(jié)模式下，延時采樣電路的輸出被模式控制單元送入外部的自適應電壓調節(jié)單元，用來調節(jié)被監(jiān)測電路的電壓，此時復制路徑單元2被接入電路，邊沿采樣電路4的采樣時鐘為Clock_avs。
[0042]本實施例為敘述方便,將閾值定義為固定延時區(qū)域總長為半個周期，對應于采樣觸發(fā)器的bit位稱為閾值位。同時取復制路徑延時長度為真實路徑的一半，確保總延時不會超過一個周期。由于PVT的變化使得圖2中的固定延時單元發(fā)生變化，因而在AVS控制單元進行電壓調節(jié)時，需要首先對固定延時區(qū)域進行校準。模式選擇信號seljnode為高電平時延時采樣電路處于自校準模式，為低電平時處于自適應電壓調節(jié)模式(AVS模式)。兩種模式的波形可參見圖3，前一段為AVS模式，后一段為自校準模式，二者所用的時鐘信號不同。脈沖產(chǎn)生電路根據(jù)延時采樣控制模塊5輸出的參考時鐘Clock產(chǎn)生監(jiān)測脈沖Detect_puls，當延時采樣電路處于自適應電壓調節(jié)模式時，監(jiān)測脈沖通過復制路徑單元2進入邊沿采樣電路，邊沿采樣電路4中的各觸發(fā)器在采樣時鐘Clock_aVS上升沿對延時信號采樣，前幾級觸發(fā)器數(shù)據(jù)來的較早，采樣結果也為高電平，隨著延時長度的增加，后級觸發(fā)器將不能在采樣時鐘上升沿得到正確的值，結果為低電平，這樣，觸發(fā)器的輸出端高電平的個數(shù)就直接反映的整個被監(jiān)測電路的延時情況。當處于校準狀態(tài)時，監(jiān)測脈沖不經(jīng)由復制路徑單元2之間進入邊沿采樣電路4，而采樣觸發(fā)器的時鐘變?yōu)镃lock_cal，相當于在參考時鐘Clock的下降沿對脈沖信號采樣，按上面閾值位的定義，當校準延時調整到閾值位為O時，其之前的延時值剛好為半個周期，使得固定延時區(qū)總延時保持不變。
[0043]本發(fā)明的具體實施方案將邊沿采樣單元的觸發(fā)器設計為20個，閾值位設置成第16為，如圖4所示，后4位采樣值作為測量輔助位使用，具體設置如表I所示。
[0044]校準延時電路3采用兩級延時調節(jié)的方式，第一級為粗調，采用I個四選一數(shù)據(jù)選擇器(MUX)作為調節(jié)器件，校準精度1TcZbit,產(chǎn)生1TcJIj^Ttl四種延時值，該級主要用于應對不同芯片間的工藝偏差。第二級的校準精度為ITcZbit,由4個(Μ = 4)四選一 MUX構成，可以產(chǎn)生O~OTtl的10種延時值，恰好可以覆蓋第一級調節(jié)直接的間隔，使得校準電路可以在1Ttl到50Τ。之間以lTQ/bit的精度進行調節(jié)。
[0045]表1延時采樣電路設計參數(shù)
[0046]

【權利要求】
1.一種帶自校準功能的延時采樣電路，其特征在于包括脈沖產(chǎn)生電路(I)、復制路徑單元(2)、校準延時電路(3)、邊沿采樣電路(4)以及延時采樣控制模塊(5)， 脈沖產(chǎn)生電路(I)在延時米樣控制模塊(5)輸出的參考時鐘控制下產(chǎn)生輸入復制路徑單元(2)的脈沖信號和輸入邊沿采樣電路(4)的兩種采樣時鐘； 復制路徑單元(2)是被監(jiān)測電路關鍵路徑的副本，在延時采樣電路處于自校準模式時被旁路，處于自適應電壓調節(jié)模式時被接入電路中，其輸出連接至校準延時電路； 校準延時電路(3)根據(jù)延時采樣控制模塊(5)輸出的延時選擇信號動態(tài)調節(jié)復制路徑單元(2)輸出信號的延時大小，其輸出連接至邊沿采樣電路(4)； 邊沿采樣電路(4)在采樣時鐘的控制下對校準延時電路(3)的輸出信號進行采樣，并將采樣結果輸出至延時采樣控制模塊(5)； 延時采樣控制模塊(5)包括自校準控制單元和模式控制單元，模式控制單元產(chǎn)生模式選擇信號，用來控制延時采樣電路處于自校準模式或自適應電壓調節(jié)模式，控制校準延時電路(3)實現(xiàn)兩種采樣時鐘的切換以及復制路徑單元(2)的旁路與接入；若處于自校準模式，則自校準控制單元根據(jù)邊沿采樣電路(4)輸出的采樣結果調節(jié)并輸出所述延時選擇信號；若處于自適應電壓調節(jié)模式，則模式控制單元將邊沿采樣電路輸出的采樣結果送入外部的自適應電壓調節(jié)單元，供其對被監(jiān)測電路進行電壓調節(jié)。
2.一種帶自校準功能的延時采樣電路，其特征在于包括脈沖產(chǎn)生電路(I)、復制路徑單元(2)、校準延時電路(3)、邊沿采樣電路(4)、延時采樣控制模塊(5)，所述校準延時電路(3)包含二選一數(shù)據(jù)選擇器MUX1、MUX2: 所述的脈沖產(chǎn)生電路(I)由一個觸發(fā)器和一個異或邏輯單元組成，觸發(fā)器的Q非輸出端與D輸入端相連，Q輸出端與復制路徑單元(2)的輸入端相連，Q非輸出端還連接二選一數(shù)據(jù)選擇器MUX2的一個輸入端和異或邏輯單元的一個輸入端，異或邏輯單元的另一個輸入端連接延時采樣控制模塊(5)輸出的參考時鐘信號，異或邏輯單元的輸出端連接二選一數(shù)據(jù)選擇器MUX2的另一個輸入端； 所述的復制路徑單元(2)是被監(jiān)測電路關鍵路徑的副本，其輸入、輸出端分別連接二選一數(shù)據(jù)選擇器MUXl的兩個輸入端； 所述的校準延時電路(3)還包括M+1個四選一數(shù)據(jù)選擇器，分成兩級延時電路:第一級延時電路由I個四選一數(shù)據(jù)選擇器構成，第二級延時電路由M個四選一數(shù)據(jù)選擇器構成，第一級延時電路中四選一數(shù)據(jù)選擇器的每個輸入端分別串聯(lián)N個標準延時單元后首尾相連形成一條完整延時鏈，延時鏈第一個標準延時單元的輸入端連接二選一數(shù)據(jù)選擇器MUXl的輸出端；第二級延時電路中第一個四選一數(shù)據(jù)選擇器的首個輸入端連接第一級延時電路四選一數(shù)據(jù)選擇器的輸出端，其余輸入端每個串聯(lián)一個標準延時單元后首尾相連，兩級延時電路中，前一個四選一數(shù)據(jù)選擇器的輸出端連接后一個四選一數(shù)據(jù)選擇器第一個輸入端，其中，M、N滿足公式M=[N/3]，[*]表示向上取整，N由PVT對延時采樣電路的偏差情況決定; 邊沿采樣電路(4)由K級觸發(fā)器并聯(lián)構成，相鄰觸發(fā)器的D輸入端之間插入標準延時單元，第一級觸發(fā)器的D輸入端連接第二級延時電路最后一個四選一數(shù)據(jù)選擇器的輸出端，各級觸發(fā)器的時鐘端分別連接二選一數(shù)據(jù)選擇器MUX2的輸出端，各級觸發(fā)器的Q輸出端輸出采樣結果到采樣控制模塊(5)； 所述的延時采樣控制模塊(5)由自校準控制單元和模式控制單元組成，自校準控制單元的延時選擇信號輸出端分別連接校準延時電路(3)中四選一數(shù)據(jù)選擇器的控制端，模式控制單元的模式選擇信號輸出端分別連接二選一數(shù)據(jù)選擇器MUX1、MUX2的控制端。
3.根據(jù)權利要求2所述的帶自校準功能的延時采樣電路,其特征在于:所述校準延時電路(3)采用兩級延時調節(jié)的方式，第一級為粗調，校準精度NTcZbit,產(chǎn)生NTtl到4Ν?；四種延時值，其中Ttl是標準延時單元的延時時間，該級主要用于應對不同芯片間的工藝偏差，第二級的校準精度為ITcZbit，產(chǎn)生(T(N-1)Ttl的N種延時值，使得整體的校準電路在NTtl到5NT。之間以lTQ/bit的精度進行調節(jié)。
4.根據(jù)權利要求2所述的帶自校準功能的延時采樣電路,其特征在于:自校準控制單元根據(jù)延時采樣電路所處的工作模式控制校準延時電路(3)實現(xiàn)邊沿采樣電路(4)兩種采樣時鐘的切換以及復制路徑單元(2)的旁路與接入，并在延時采樣電路處于自校準模式時根據(jù)邊沿采樣電路(4)輸出的采樣結果調節(jié)延時選擇信號，模式控制單元在延時采樣電路處于自適應電壓調節(jié)模式時將邊沿采樣電路輸出的采樣結果送入外部的自適應電壓調節(jié)單元，供其對被監(jiān)測電路進行電壓調節(jié)。
5.根據(jù)權利要求2所述的帶自校準功能的延時采樣電路，其特征在于:所述延時采樣控制模塊(5)在自校準模式和自適應電壓調節(jié)模式之間交替工作，在需要降電壓時先校準后降壓，在需要升電壓壓時先升電壓后校準。
6.根據(jù)權利要求2所述的帶自校準功能的延時采樣電路，其特征在于:所述標準延時單元由偶數(shù)個基本反相器串聯(lián)連接而成，其延時時間為標準延時時間Tc^
【文檔編號】H03K17/28GK104135256SQ201410366145
【公開日】2014年11月5日 申請日期:2014年7月29日 優(yōu)先權日:2014年7月29日
【發(fā)明者】單偉偉, 金海坤 申請人:東南大學