本發明涉及電子技術領域，特別是涉及高采樣率寬帶跟蹤保持電路。

背景技術：

跟蹤保持放大器能夠跟蹤或者保持輸入模擬信號的電平值，常常作為模數轉換器(adc)的前端關鍵組件。跟蹤保持放大器是由帶保持電容的采樣開關組成，在跟蹤模式下，它的輸出跟蹤輸入信號，當跟蹤-保持開關打開時，它的輸出保持恒定。為了準確地對信號進行數字化，大多數模數轉換器需要在輸入端加入跟蹤保持放大器。跟蹤保持放大器的引入提高了模數轉換器的動態性能，它抑制了時鐘孔徑抖動造成的無雜散動態范圍指標的下降，尤其在超高速模數轉換器中，跟蹤保持放大器更是成為了必不可少的模塊，它有效緩解了帶寬受限問題，加大了模數轉換器的有效帶寬。gaashbt用于設計高采樣率寬帶tha具有諸多優勢，比如gaashbt具有高的截止頻率，從而可實現高采樣率，gaashbt的高跨導和基極-發射極電壓良好的匹配特性也有利于實現高線性度的跟蹤保持放大器。

跟蹤保持放大器常見的跟蹤-保持開關結構主要有二極管橋接(diode-brigde)和開關射極跟隨器(sef)這兩種。二極管橋接的跟蹤-保持開關如果采用肖特基二極管還可實現寬帶寬的跟蹤保持放大器，然而二極管橋接中得正、負電流源之間或脈沖驅動的不匹配將會導致比較差的線性度和動態范圍；開關射極跟隨器(sef)雖可以克服二極管橋接結構的缺點，實現寬帶寬和高線性的跟蹤保持放大器，但是它在驅動大電容時容易發生振鈴或振蕩的不穩定現象，這對于系統而言是一個潛在的威脅。

蘇州市靈矽微系統有限公司在其申請的專利文獻“高速高帶寬采樣保持電路”(申請號201520075794.8，公開號204376880u，公開日2015.06.03)中公開了一種高速高帶寬采樣保持電路。該采樣保持放大器在采樣周期階段，通過開啟輔助開關射極跟隨器sef前饋，補償了由vout節點輸出至cs的電流，減少vbe的調制效應，從而提高了線性度；在保持周期，輔助開關射極跟隨器sef與主開關射極跟隨器sef處于關斷狀態，不跟隨輸入信號，同時輸入端接在同一個準差分輸入級的輸出上，以防止引入額外的饋通信號；另外，該采樣保持電路通過在主開關射極跟隨器sef的電流源輸出節點引入前饋來達到提高前饋效率的目的。但是，該采樣保持電路仍然存在的不足之處是，1)由于采用的是傳統開關射極跟隨器sef結構，在驅動保持電容等大電容負載時，將導致電路存在不穩定狀態的潛在風險；2)由于該采樣保持電路采用的是bicmos工藝，雖然該電路結構改善了電路的線性度，但是由于器件的特征頻率低，使該采樣保持電路在需要高采樣率的應用中受限。

葉桂平在其發表的學位論文“折疊內插adc中采樣保持電路的研究與設計”(2014年1月)中提出了一種用于超高速adc結構的采樣保持電路。該論文采用1μmgaashbt工藝實現了一款4gs/s采樣率的采樣保持電路。該采樣保持電路采用的晶體管的特征頻率大于60ghz，采樣保持電路的采樣開關采用了傳統的開關射極跟隨器sef開關并增加時鐘饋通補償電路。這種電路結構得益于器件高的截止頻率，其優勢在于具有較高的采樣率和精度。但是，該采樣保持電路仍然存在的不足之處是，該電路的模擬輸入帶寬只有500mhz，相對較低，而且采樣率也還存在進一步提升的空間。

技術實現要素：

為了克服上述現有技術中存在的問題，基于gaashbt的高采樣率寬帶跟蹤保持電路，解決了傳統開關射極跟隨器(sef)結構驅動大電容導致的不穩定現象，旨在提高跟蹤保持電路的采樣率和帶寬。本發明提出的跟蹤保持電路不僅提高了采樣率和帶寬，而且還改善了電路的線性度。

一種高采樣率寬帶跟蹤保持電路，包括輸入緩沖單元ib、跟蹤/保持開關t/h、保持電容ch以及輸出緩沖單元ob，所述輸入緩沖單元ib用于將信號源與采樣部分分離，根據輸出要求調節信號幅值大小以提供一致的信號增益，所述輸入緩沖單元ib的第一個輸出端與第一個跟蹤/保持開關t/h1的第一個輸入端相連，輸入緩沖單元ib的第二個輸出端與第二個跟蹤/保持開關t/h2的第一個輸入端相連；

兩個跟蹤/保持開關單元均由gaas肖特基二極管和時鐘控制電路構成，用于實現并控制信號的跟蹤和保持狀態切換；第一個跟蹤/保持開關t/h1的第一個輸出端與第一個保持電容ch1相連，第二個跟蹤/保持開關t/h2的第一個輸出端與第二個保持電容ch2相連；第一個跟蹤/保持開關單元t/h1的第一個輸出端也與所述輸出緩沖單元ob的第一個輸入端相連，第二個跟蹤/保持開關t/h2的第一個輸出端也與所述輸出緩沖單元ob的第二個輸入端相連；

所述輸出緩沖單元ob用于隔離負載和保持電容，并為跟蹤保持電路提供足夠的驅動能力來驅動后續電路；所述輸出緩沖單元ob的第一個輸入端與第一個跟蹤/保持開關t/h1的第一個輸出端相連，輸出緩沖單元ob的第二個輸入端與第二個跟蹤/保持開關t/h2的第一個輸出端相連。

優選地，所述輸入緩沖單元ib的差分對晶體管q3和q6的發射極通過發射極退化電阻ree2相連，補償級晶體管q1和q4的發射極通過電阻ree1相連，電流源負載晶體管q5的發射極與補償級晶體管q4的集電極相連，電流源負載晶體管q5的基極與晶體管q6的集電極相連，電流源負載晶體管q2的發射極與補償級晶體管q1的集電極相連，電流源負載晶體管q2的基極與晶體管q3的集電極相連；差分對晶體管q3和q6的發射極分別與偏置電阻rs1和rs2相連，補償級晶體管q4和q1的發射極分別與偏置電阻rs4和rs3相連，電流源負載晶體管q5和q2的集電極分別與電阻rl2和rl1的一端相連，同時電流源負載晶體管q5和q2的集電極均與電源vdd相連，電阻rl1的另一端與電流源負載晶體管q2基極相連，電阻rl2的另一端與電流源負載晶體管q5基極相連。

優選地，所述跟蹤/保持開關t/h里的gaas肖特基采樣二極管d1的正極與輸入緩沖單元ib中晶體管q5的發射極相連，負極與保持電容ch1的一端相連，肖特基二極管d2正極與輸入緩沖單元ib中晶體管q2的發射極相連，負極與保持電容ch2的一端相連；保持電容ch1和ch2的另一端與信號地gnd相連；所述跟蹤/保持開關單元t/h中的饋通消除電容cf1的一端與輸入緩沖單元中晶體管q2的發射極相連，饋通消除電容cf2的一端與輸入緩沖單元中晶體管q5的發射極相連；電容cf1和cf2的另一端分別與晶體管q16和q10的集電極相連；所述跟蹤/保持開關單元t/h中的時鐘控制電路晶體管q17和q15的集電極與輸入緩沖單元ib中晶體管q6的集電極相連，時鐘控制電路晶體管q9和q11的集電極與輸入緩沖單元ib中晶體管q3的集電極相連；跟蹤/保持開關單元t/h1中的時鐘控制電路差分對晶體管q16和q15的發射極分別與偏置電阻rs10和rs9的一端相連，偏置電阻rs10和rs9的另一端與信號地gnd相連，差分對晶體管q18和q17的發射極分別與偏置電阻rs12和rs11的一端相連，偏置電阻rs12和rs11的另一端與信號地gnd相連；晶體管q18和q17的基極分別與晶體管q16和q15的基極相連。

優選地，所述輸出緩沖單元ob的差分對晶體管q21和q22的發射極通過發射極退化電阻ree3相連，晶體管q21的集電極與電流源晶體管q25的基極相連，晶體管q21的基極與晶體管q23的基極相連；晶體管q22的集電極與電流源晶體管q26的基極相連，晶體管q22的基極與晶體管q24的基極相連；補償級晶體管q23和q24通過發射極退化電阻ree4相連，晶體管q23的集電極與電流源晶體管q25的發射極相連，晶體管q24的集電極與電流源晶體管q26的發射極相連；電流源負載晶體管q25和q26的集電極分別與電阻rl4和rl3的一端相連，同時晶體管q25和q26的集電極與電源vdd相連；電阻rl4和rl3的另一端分別與q25和q26的基極相連。

本發明與現有技術相比具有如下優點：

第一，由于本發明采用了全差分的電路結構，使得本發明提出的基于gaashbt的高采樣率寬帶跟蹤保持電路克服了電源擾動等干擾信號，具有較好的共模噪聲抑制能力；

第二，由于本發明的跟蹤保持電路使用了帶發射極退化電阻的輸入、輸出緩沖器，在增加采樣時鐘和信號源隔離度的同時又減小了三次諧波失真，使得本發明提出的基于gaashbt的高采樣率寬帶跟蹤保持電路具有高線性度和寬帶寬的優點；

第三，由于本發明的跟蹤保持電路采用了改進的開關射極跟隨器(sef)，即sef后接肖特基二極管的結構，這有效地將保持電容和開關射極跟隨器(sef)隔離開來，從而保證了電路的穩定性；此外，肖特基二極管由于沒有少子存儲效應，這加快了跟蹤-保持的開關動作，使得本發明提出的基于gaashbt的高采樣率寬帶跟蹤保持電路具有高采樣率的優點；

第四，由于本發明采用gaashbt器件，克服了現有技術中sicmos器件頻率特性差的問題，同時該器件的高跨導以及基極-發射極之間良好的匹配特性有利于實現高線性度的電路性能；gaashbt的這些特性都使得本發明提出的基于gaashbt的高采樣率寬帶跟蹤保持電路具有高采樣率、寬帶寬的優點。

附圖說明

為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。

圖1為本發明的系統方框圖；

圖2為本發明的電路原理圖；

圖3a、圖3b和圖3c均為本發明的仿真圖。

具體實施方式

下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。

下面結合圖1對本發明的單元作詳細的描述。

本發明包括輸入緩沖單元ib、跟蹤/保持開關t/h、保持電容ch以及輸出緩沖單元ob，所述輸入緩沖單元ib用于將信號源與采樣部分分離，根據輸出要求調節信號幅值大小以提供一致的信號增益，所述輸入緩沖單元ib的第一個輸出端與第一個跟蹤/保持開關t/h1的第一個輸入端相連，輸入緩沖單元ib的第二個輸出端與第二個跟蹤/保持開關t/h2的第一個輸入端相連。兩個跟蹤/保持開關單元相同，均由gaas肖特基二極管和時鐘控制電路構成，用于實現并控制信號的跟蹤和保持狀態切換；第一個跟蹤/保持開關t/h1的第一個輸出端與第一個保持電容ch1相連，第二個跟蹤/保持開關t/h2的第一個輸出端與第二個保持電容ch2相連；第一個跟蹤/保持開關單元t/h1的第一個輸出端也與所述輸出緩沖單元ob的第一個輸入端相連，第二個跟蹤/保持開關t/h2的第一個輸出端也與所述輸出緩沖單元ob的第二個輸入端相連。所述輸出緩沖單元ob用于隔離負載和保持電容，并為跟蹤保持電路提供足夠的驅動能力來驅動后續電路；所述輸出緩沖單元ob的第一個輸入端與第一個跟蹤/保持開關t/h1的第一個輸出端相連，輸出緩沖單元ob的第二個輸入端與第二個跟蹤/保持開關t/h2的第一個輸出端相連。

下面結合圖2對本發明的原理圖具體連接關系以及采樣/保持過程作詳細描述。

輸入緩沖單元ib的差分對晶體管q3和q6的發射極通過發射極退化電阻ree2相連，補償級晶體管q1和q4的發射極通過電阻ree1相連，電流源負載晶體管q5的發射極與補償級晶體管q4的集電極相連，電流源負載晶體管q5的基極與晶體管q6的集電極相連，電流源負載晶體管q2的發射極與補償級晶體管q1的集電極相連，電流源負載晶體管q2的基極與晶體管q3的集電極相連。差分對晶體管q3和q6的發射極分別與偏置電阻rs1和rs2相連，補償級晶體管q4和q1的發射極分別與偏置電阻rs4和rs3相連，電流源負載晶體管q5和q2的集電極分別與電阻rl2和rl1的一端相連，同時電流源負載晶體管q5和q2的集電極均與電源vdd相連，電阻rl1的另一端與電流源負載晶體管q2基極相連，電阻rl2的另一端與電流源負載晶體管q5基極相連。

跟蹤/保持開關t/h里的gaas肖特基采樣二極管d1的正極與輸入緩沖單元ib中晶體管q5的發射極相連，負極與保持電容ch1的一端相連，肖特基二極管d2正極與輸入緩沖單元ib中晶體管q2的發射極相連，負極與保持電容ch2的一端相連；保持電容ch1和ch2的另一端與信號地gnd相連；所述跟蹤/保持開關單元t/h中的饋通消除電容cf1的一端與輸入緩沖單元中晶體管q2的發射極相連，饋通消除電容cf2的一端與輸入緩沖單元中晶體管q5的發射極相連；電容cf1和cf2的另一端分別與晶體管q16和q10的集電極相連；所述跟蹤/保持開關單元t/h中的時鐘控制電路晶體管q17和q15的集電極與輸入緩沖單元ib中晶體管q6的集電極相連，時鐘控制電路晶體管q9和q11的集電極與輸入緩沖單元ib中晶體管q3的集電極相連。跟蹤/保持開關單元t/h1中的時鐘控制電路差分對晶體管q16和q15的發射極分別與偏置電阻rs10和rs9的一端相連，偏置電阻rs10和rs9的另一端與信號地gnd相連，差分對晶體管q18和q17的發射極分別與偏置電阻rs12和rs11的一端相連，偏置電阻rs12和rs11的另一端與信號地gnd相連；晶體管q18和q17的基極分別與晶體管q16和q15的基極相連；所述的跟蹤/保持開關單元t/h1和t/h2相同。

輸出緩沖單元ob的差分對晶體管q21和q22的發射極通過發射極退化電阻ree3相連，晶體管q21的集電極與電流源晶體管q25的基極相連，晶體管q21的基極與晶體管q23的基極相連；晶體管q22的集電極與電流源晶體管q26的基極相連，晶體管q22的基極與晶體管q24的基極相連；補償級晶體管q23和q24通過發射極退化電阻ree4相連，晶體管q23的集電極與電流源晶體管q25的發射極相連，晶體管q24的集電極與電流源晶體管q26的發射極相連；電流源負載晶體管q25和q26的集電極分別與電阻rl4和rl3的一端相連，同時晶體管q25和q26的集電極與電源vdd相連；電阻rl4和rl3的另一端分別與q25和q26的基極相連。

本發明的采樣-保持開關過程：

在跟蹤模式，晶體管q10、q16導通，分別從晶體管q2、q5吸取一定電流，從而使肖特基采樣二極管d1和d2導通，在該模式下，晶體管q9、q11、q15、q17均為截止而處于關閉狀態；

在保持模式下，時鐘信號使晶體管q9、q11、q15、q17導通，使晶體管q10、q12、q16、q18截止關閉，此時，rl1和rl2從vdd吸取一定電流，并產生小于1v的電壓，使得肖特基采樣二極管d1和d2關閉，從而完成電平值的保持功能。

下面結合仿真實驗對本發明的效果做進一步地說明。

1.仿真條件：

本發明采用穩懋(win)公司1-μmgaashbt器件工藝庫，在ads軟件中對本發明的跟蹤保持電路特性進行仿真。

2.仿真內容：

本發明的跟蹤保持電路，其特性包括跟蹤保持電路所加的時鐘頻率(這里對應為采樣率指標)，模擬輸入帶寬，三階交調失真。

3.仿真結果分析：

下面結合圖3，對本發明的仿真結果做進一步的描述。

圖3a是本發明的跟蹤保持電路時域波形波圖，圖3a中的橫坐標表示本發明跟蹤保持電路的仿真時間，圖3a中的縱坐標表示本發明跟蹤保持電路中外加時鐘信號、模擬輸入信號以及本發明跟蹤保持電路的輸出信號隨時間變化的幅值。從圖3a中本發明跟蹤保持電路時域波形圖可以看出，該電路在8ghz時鐘頻率，1ghz模擬輸入信號的條件下可實現跟蹤/保持的功能，可見本發明跟蹤保持電路可實現高達8gs/s的采樣率。

圖3b為本發明跟蹤保持電路的三階交調失真特性圖。圖3b中的橫坐標表示本發明采樣保持電路的輸入頻率值，圖3b中的縱坐標表示本發明跟蹤保持電路的絕對輸出功率值，圖3b中的圓點表示本發明跟蹤保持電路輸出三階交調點(oip3)，方點表示輸入三階交調點(iip3)。從圖3b的本發明跟蹤保持電路的三階交調失真特性圖對應的輸出功率值可以看出，本發明的跟蹤保持電路在0.5ghz～12ghz頻率范圍內實現了輸入三階交調點(iip3)大于18.8dbm的低三階交調失真。這說明本發明的跟蹤保持電路在整個模擬輸入帶寬內(0～4.2ghz)的三階交調失真較小，可見本發明的跟蹤保持電路具有良好的線性度。

圖3c是本發明跟蹤保持電路的交流特性。圖3c中的橫坐標表示本發明跟蹤保持電路的模擬輸入信號的頻率對數值，圖3c中的縱坐標表示本發明跟蹤保持電路的電壓增益，單位為db。從圖3c的本發明跟蹤保持電路的交流特性可以看出，電壓增益下降3db所對應的模擬輸入信號頻率為4.2ghz，即模擬輸入帶寬高達4.2ghz，可見本發明跟蹤保持電路實現了寬帶寬的跟蹤/保持功能。

盡管已描述了本發明的優選實施例，但本領域內的技術人員一旦得知了基本創造性概念，則可對這些實施例作出另外的變更和修改。所以，所附權利要求意欲解釋為包括優選實施例以及落入本發明范圍的所有變更和修改。

顯然，本領域的技術人員可以對本發明進行各種改動和變型而不脫離本發明的精神和范圍。這樣，倘若本發明的這些修改和變型屬于本發明權利要求及其等同技術的范圍之內，則本發明也意圖包含這些改動和變型在內。