本發明涉及模擬集成電路設計，具體涉及一種逐次逼近式模數轉換器的設計方法。

背景技術：

隨著集成電路與mems工藝的飛速發展，將傳感器與信號處理電路單片集成成為可能。單片集成的傳感器系統集信號的檢測、分析與處理于一體，簡化了電路，信息可以直接以數字信號的形式傳輸出來。其具有抗干擾能力強、功耗低、體積小等優點，在氣體監測、工業控制、便攜式設備等領域具有良好的發展前景。

與其他種類adc相比較，逐次逼近adc具有結構簡單，面積小，功耗低的優點，更加適用于單片集成傳感器電路。逐次逼近adc的轉換精度主要取決于dac的電容匹配與比較器精度，一般在8到16位，電路復雜度不會指數級增加，電路采用全串行操作方式，采樣速度一般較低，而電路的功耗隨采樣率的增加而增加，因此逐次逼近adc一直廣泛用于在低速或是不需要連續采樣的應用中。逐次逼近adc與數字工藝兼容，可以低電壓下工作，而且結構簡單，無需高性能放大器，適合混合信號的片上集成。

在集成電路工藝下，電容的匹配性高于電阻，而且電阻由于其自散熱效應，線性度差與電容，電容精度與線性度都更高，而且電容式的dac沒有靜態功耗，因此電荷重分配型逐次逼近adc為現在主流的逐次逼近adc。

dac陣列是逐次逼近adc中的關鍵模塊，對逐次逼近adc的性能至關重要。其內部無源器件的數量面積隨adc的位數呈指數級增加，因此高精度逐次逼近adc一般采用分段式電荷重分配型或混合rc式dac陣列。分段式結構是將兩個低精度電容陣列拼接成一個高精度電容陣列，兩陣列之間靠一個跨接的電容(和單位電容大小接近)實現拼接。例如兩個5位dac可以拼接成一個10位的dac，電容數約減少16倍。更少的電容對于高速低功耗的設計至關重要，因此得到廣泛應用。但是分段式的缺點也很明顯，跨接電容的寄生效應會惡化整體的線性度。需要電容良好地匹配。dac的開關策略也是dac的設計要點。傳統電荷重分配電容式dac是基于先置位后比較的算法，其判斷某位時，預置“1”然后比較，比較結果為“0”時，舍棄“1”開關做出切換動作，這導致了不必要的動態功耗。對其改進的優秀方案有：單調式切換法與基于vcm式切換法，這兩種方法都是基于先比較后置位的算法，避免了不必要的開關切換，節省功耗。但是對于單調式切換法來說，在dac采樣之后，比較器根據判決結果選擇正負某一路下拉，由于不論選擇哪一路都只有下拉操作，dac的共模電壓會一直下降，最終dac輸出的共模電壓接近gnd，這對于比較器來說會引入額外的動態直流失調，造成誤判惡化線性度。基于vcm式切換法具有更低的切換電流，更省功耗。采樣dac根據判決結果不同，對對應位正負端分別采取從vcm拉高或者拉低的操作，實現正負端輸出電壓對稱變化，dac輸出的共模電壓一直為vcm，而且dac兩端電壓變化幅度只有vcm，dac的功耗因此極大減小。

為了進一步減少電容陣列面積，減少dac的功耗，提高adc的性能，本發明逐次逼近adc中的dac的開關策略在的基礎上做出改進，可省去了dac陣列中的最高位電容，dac電容陣列采用了6msb+3lsb分段式電荷按比例縮放型，也提高了adc整體線性度。

技術實現要素：

針對現有技術存在的問題，本發明提供一種用于單片集成傳感器的逐次逼近模數轉換器，本發明適用于單片集成的adc面積與，且功耗盡量小，能夠減少adc面積與功耗。

為了達到上述目的，本發明技術方案如下：

一種用于單片集成傳感器的逐次逼近模數轉換器，所述的逐次逼近模數轉換器(saradc)為10位全差分式的逐次逼近模數轉換器，包括改進后的數模轉換器dac、比較器、逐次逼近寄存器、邏輯控制電路、數據輸出寄存器，如圖1所示。所述的改進后的數模轉換器dac的電容陣列在基于共模電壓式切換法做出改進，省去dac陣列中的最高位電容，且dac電容陣列采用msb子dac位數大于lsb子dac位數的非平衡結構，保證足夠的線性度，抑制橋接電容中寄生電容的影響。所述的逐次逼近寄存器為時序產生電路，用于控制時序。

所述的數模轉換器dac通過采用保持電路采取模擬輸入信號，邏輯控制電路控制數模轉換器(dac)的電容切換，模擬輸入信號與dac產生的基準電壓經過比較器比較，比較的結果反饋至邏輯控制電路，并將比較器產生的比較結果一位輸出碼儲存至數據輸出寄存器；邏輯控制電路控制數模轉換器(dac)的電容切換，重復上述步驟，最終得到十位輸出碼儲存至數據輸出寄存器。

所述的改進后的數模轉換器dac的電容陣列包括6位msb子dac與3位lsb子dac。

改進后的數模轉換器(dac)的原理圖如圖3所示：對于n位dac來說，要得到n位數據，需要比較器比較n次，由于基于vcm式切換法是先比較后置位，則在第n位置位之前，n位數據已經全部得到，那么第n位的置位也不需要進行，那么dac終端電容就可同時作為最后低電容，因此n位adc只需n－1位dac，于是本發明中dac陣列省去最高位電容，由6位msb子dac與3位lsb子dac組成，縮放電容c為單位電容。

與現有技術相比，本發明具有如下優點：1)本發明電路中的dac電容陣列省去最高位電容，電容面積節約50％。2)本發明電路中的dac電容陣列采用了msb子dac位數大于lsb子dac位數的非平衡結構保證足夠的線性度，抑制橋接電容中寄生電容的影響。3)本發明電路中dac陣列的功耗也隨著電容面積的減小而減小。

附圖說明

圖1為本發明的整體結構圖，其中有9個輸入pin：片選信號cs、系統時鐘clk、采樣時鐘clks、信號輸入vinp與vinn、基準電壓vref與vcm、電源供電vdd與gnd；

圖2為本發明的整體電路版圖；

圖3為dac電容陣列電路結構圖；

圖中：1數模轉換器dac、2比較器、3逐次逼近寄存器、4邏輯控制電路、5數據輸出寄存器。

具體實施方式

以下結合附圖對本發明做進一步說明。

用于單片集成傳感器的逐次逼近模數轉換器，所述的逐次逼近模數轉換器adc為全差分式逐次逼近型，包括改進后的數模轉換器dac1、比較器2、逐次逼近寄存器3、邏輯控制電路4、數據輸出寄存器5，如圖1所示。所述的改進后的數模轉換器的dac1陣列省去最高位電容，包括6位msb子dac與3位lsb子dac組成；所述的逐次逼近寄存器3為時序產生電路，用于控制時序。

所述的數模轉換器1通過采用保持電路采取模擬輸入信號，邏輯控制電路4控制數模轉換器1的電容切換，模擬輸入信號與dac產生的基準電壓經過比較器2比較，比較的結果反饋至邏輯控制電路4，并將比較器2產生的比較結果一位輸出碼儲存至數據輸出寄存器5；邏輯控制電路4控制數模轉換器1的電容切換，重復上述步驟，最終得到十位輸出碼儲存至數據輸出寄存5器。

電路采用全對稱的結構，以保證匹配良好。數字部分電路放在四周與dac陣列和比較器隔離以減弱噪聲影響。dac陣列中的所有電容由單位電容并聯而得，電容四周布置dummy電容保證所有電容環境一致，整個電容陣列采用共質心結構保證匹配。