本發(fā)明屬于微電子器件，更具體地，涉及一種基于憶阻器的多數(shù)門邏輯電路、控制方法、裝置及應(yīng)用。

背景技術(shù)：

1、多數(shù)異或圖（xor-majority?graph,?xmg）是一種基于三輸入多數(shù)門邏輯（majority，maj）和異或邏輯（xor）構(gòu)建的組合邏輯范式。其中，多數(shù)門通過輸出輸入信號(hào)的多數(shù)值（maj(a,b,c)=ab+ac+bc）實(shí)現(xiàn)容錯(cuò)決策功能，而異或門則通過奇偶校驗(yàn)機(jī)制（）執(zhí)行線性運(yùn)算。二者構(gòu)成完備邏輯基，可迭代實(shí)現(xiàn)任意布爾函數(shù)。xmg通過拓?fù)鋬?yōu)化將兩類邏輯深度融合，在算術(shù)運(yùn)算、容錯(cuò)計(jì)算及密碼學(xué)等領(lǐng)域展現(xiàn)出顯著優(yōu)勢(shì)。特別地，在加法器設(shè)計(jì)中，xmg可利用多數(shù)門實(shí)現(xiàn)進(jìn)位生成核心邏輯，配合異或門完成和位計(jì)算，這種特性使得xmg成為構(gòu)建高能效全加器、乘法器等算術(shù)單元的理想選擇。而實(shí)現(xiàn)xmg的重點(diǎn)和難點(diǎn)在于實(shí)現(xiàn)多數(shù)門邏輯。因此研究一種多數(shù)門邏輯電路存在重要意義。

2、目前，現(xiàn)有的多數(shù)門邏輯電路多基于傳統(tǒng)的cmos技術(shù)實(shí)現(xiàn)，但這類技術(shù)存在明顯問題。首先，傳統(tǒng)cmos電路需要多個(gè)不同的邏輯門和層級(jí)才能實(shí)現(xiàn)多數(shù)異或圖，導(dǎo)致電路設(shè)計(jì)復(fù)雜，功耗和面積較大。其次，為了分別實(shí)現(xiàn)異或邏輯門和多數(shù)邏輯門兩種邏輯，通常需要設(shè)計(jì)獨(dú)立的電路單元，這會(huì)產(chǎn)生冗余，降低資源利用率。因此，如何降低電路復(fù)雜度、消除冗余并提升性能，成為當(dāng)前技術(shù)中的主要挑戰(zhàn)。

3、憶阻器憑借其非易失性阻態(tài)存儲(chǔ)與閾值調(diào)控特性，為多數(shù)邏輯門（maj）的高效實(shí)現(xiàn)提供了顛覆性解決方案，但現(xiàn)有的基于憶阻器的多數(shù)門邏輯電路由三個(gè)憶阻器和一個(gè)定值電阻組成，憶阻器數(shù)量較多，存在較大的電路面積開銷。

技術(shù)實(shí)現(xiàn)思路

1、針對(duì)現(xiàn)有技術(shù)的以上缺陷或改進(jìn)需求，本發(fā)明提供一種基于憶阻器的多數(shù)門邏輯電路和加法電路的控制方法及裝置，用于解決現(xiàn)有的基于憶阻器的多數(shù)門邏輯電路面積開銷較大的技術(shù)問題。

2、為了實(shí)現(xiàn)上述目的，第一方面，本發(fā)明提供了一種基于憶阻器的多數(shù)門邏輯電路，用于對(duì)邏輯值a、b、c進(jìn)行多數(shù)門邏輯運(yùn)算，包括：電阻和兩個(gè)相同的憶阻器m1、m2；憶阻器m1和憶阻器m2的負(fù)極均與電阻的一端相連；

3、多數(shù)門邏輯電路在對(duì)邏輯值a、b、c進(jìn)行多數(shù)門邏輯運(yùn)算之前，憶阻器m2的阻態(tài)為高阻值狀態(tài)；

4、多數(shù)門邏輯電路在對(duì)邏輯值a、b、c進(jìn)行多數(shù)門邏輯運(yùn)算時(shí)，憶阻器m1的阻態(tài)為與邏輯值c相對(duì)應(yīng)的阻態(tài)，憶阻器m1的正極用于接入電壓-v(b)-vp，憶阻器m2的正極用于接入電壓v(a)，電阻的另一端用于接入電壓-v(b)，憶阻器m2的最終阻態(tài)為邏輯值a、b、c的多數(shù)門邏輯運(yùn)算結(jié)果；

5、其中，憶阻器的高阻態(tài)對(duì)應(yīng)邏輯值“0”，低阻態(tài)對(duì)應(yīng)邏輯值“1”；當(dāng)b為1時(shí)，v(b)為vp；當(dāng)b為0時(shí)，v(b)為幅值為0的電壓；當(dāng)a為1時(shí)，v(a)為vp；當(dāng)a為0時(shí)，v(a)為幅值為0的電壓；電壓vp滿足：vset/2<vp<vset，且vp<2?|vreset|/3；vset為憶阻器由高阻態(tài)轉(zhuǎn)變?yōu)榈妥钁B(tài)的閾值；vreset為憶阻器由低阻態(tài)轉(zhuǎn)變?yōu)楦咦钁B(tài)的閾值；電阻的阻值；rh和rl分別為憶阻器的高阻態(tài)電阻值和低阻態(tài)電阻值。

6、第二方面，本發(fā)明提供了上述多數(shù)門邏輯電路的控制方法，包括：

7、在對(duì)邏輯值a、b、c進(jìn)行多數(shù)門邏輯運(yùn)算時(shí)，將憶阻器m1的阻態(tài)設(shè)置為與邏輯值c相對(duì)應(yīng)的阻態(tài)，在憶阻器m1的正極接入電壓-v(b)-vp，在憶阻器m2的正極接入電壓v(a)，在電阻未連接憶阻器的一端接入電壓-v(b)，將憶阻器m2的最終阻態(tài)作為邏輯值a、b、c的多數(shù)門邏輯運(yùn)算結(jié)果；

8、其中，在對(duì)邏輯值a、b、c進(jìn)行多數(shù)門邏輯運(yùn)算之前，憶阻器m2的阻態(tài)為高阻值狀態(tài)。

9、第三方面，本發(fā)明提供了一種多數(shù)門邏輯運(yùn)算裝置，包括：控制器和本發(fā)明第一方面所提供的多數(shù)門邏輯電路；

10、控制器用于執(zhí)行本發(fā)明第二方面所提供的多數(shù)門邏輯電路的控制方法。

11、第四方面，本發(fā)明提供了一種加法電路的控制方法；其中，加法電路包括：電阻和四個(gè)相同的憶阻器m1、m2、m3、m4；四個(gè)憶阻器的負(fù)極均與電阻的一端相連；電阻的阻值；rh和rl分別為憶阻器的高阻態(tài)電阻值和低阻態(tài)電阻值；

12、控制方法包括對(duì)加法電路執(zhí)行實(shí)現(xiàn)1-bit加數(shù)a、b及進(jìn)位輸入c的加法運(yùn)算操作：

13、s1、將憶阻器m1設(shè)置為與c相對(duì)應(yīng)的阻態(tài)，此時(shí)，憶阻器m2、m3、m4的阻態(tài)均為高阻值狀態(tài)；

14、s2、使憶阻器m3、m4的正極處于浮空狀態(tài)，在憶阻器m1的正極接入電壓-v(b)-vp，在憶阻器m2的正極接入電壓v(a)，在電阻未連接憶阻器的一端接入電壓-v(b)，從而在憶阻器m2中得到與其阻態(tài)相對(duì)應(yīng)的a、b、c的多數(shù)門邏輯運(yùn)算結(jié)果，并作為加法運(yùn)算的進(jìn)位結(jié)果；

15、使憶阻器m2、m4的正極處于浮空狀態(tài)，在憶阻器m1的正極接入電壓v(a)-2vp，在憶阻器m3的正極接入幅值為0的電壓，在電阻未連接憶阻器的一端接入電壓-v(a)-vp，從而在憶阻器m3中得到與其阻態(tài)相對(duì)應(yīng)的a、c的異或邏輯運(yùn)算結(jié)果；

16、在得到a、c的異或邏輯運(yùn)算結(jié)果后，使憶阻器m1、m2的正極處于浮空狀態(tài)，在憶阻器m3的正極接入電壓v(b)-2vp，在憶阻器m4的正極接入幅值為0的電壓，在電阻未連接憶阻器的一端接入電壓-v(b)-vp，從而在憶阻器m4中得到與其阻態(tài)相對(duì)應(yīng)的a、b、c的異或邏輯運(yùn)算結(jié)果，并作為加法運(yùn)算的求和結(jié)果；

17、其中，憶阻器的高阻態(tài)對(duì)應(yīng)邏輯值“0”，低阻態(tài)對(duì)應(yīng)邏輯值“1”；當(dāng)b為1時(shí)，v(b)為vp；當(dāng)b為0時(shí)，v(b)為幅值為0的電壓；當(dāng)a為1時(shí)，v(a)為vp；當(dāng)a為0時(shí)，v(a)為幅值為0的電壓；電壓vp滿足：vset/2<vp<vset，且vp<2?|vreset|/3；vset為憶阻器由高阻態(tài)轉(zhuǎn)變?yōu)榈妥钁B(tài)的閾值；vreset為憶阻器由低阻態(tài)轉(zhuǎn)變?yōu)楦咦钁B(tài)的閾值。

18、第五方面，本發(fā)明提供了一種加法電路的控制方法，用于實(shí)現(xiàn)n-bit數(shù)an......a2a1、bn......b2b1及1-bit進(jìn)位輸入c1的加法運(yùn)算；n≥2；加法電路包括：電阻和四個(gè)相同的憶阻器m1、m2、m3、m4；四個(gè)憶阻器的負(fù)極均與電阻的一端相連；電阻的阻值；rh和rl分別為憶阻器的高阻態(tài)電阻值和低阻態(tài)電阻值；

19、控制方法包括：依次執(zhí)行n輪加法子過程；其中，在第i輪加法子過程中，將ai作為a，bi作為b，ci作為c，并對(duì)加法電路執(zhí)行上述第四方面所提供的控制方法，得到第i輪加法運(yùn)算的進(jìn)位結(jié)果ci+1和求和結(jié)果si；i=1,2,...,n。

20、第六方面，本發(fā)明提供了一種加法運(yùn)算裝置，包括：加法電路和控制器；

21、加法電路包括：電阻和四個(gè)相同的憶阻器m1、m2、m3、m4；四個(gè)憶阻器的負(fù)極均與電阻的一端相連；電阻的阻值；rh和rl分別為憶阻器的高阻態(tài)電阻值和低阻態(tài)電阻值；

22、控制器用于執(zhí)行上述第四方面或第五方面的控制方法。

23、第七方面，本發(fā)明提供了一種加法電路的控制方法，用于實(shí)現(xiàn)n-bit數(shù)an......a2a1、bn......b2b1及1-bit進(jìn)位輸入c1的加法運(yùn)算；n≥2；加法電路包括：電阻和2n+2個(gè)相同的憶阻器；2n+2個(gè)憶阻器的負(fù)極均與電阻的一端相連；電阻的阻值；rh和rl分別為憶阻器的高阻態(tài)電阻值和低阻態(tài)電阻值；

24、控制方法包括：從2n+2個(gè)憶阻器中選擇一個(gè)憶阻器作為憶阻器m3，并依次執(zhí)行n輪加法子過程；

25、其中，在第i輪加法子過程中，i=1,2,...,n：

26、當(dāng)i=1時(shí)，從剩余未被選擇過的憶阻器中選擇一個(gè)憶阻器作為當(dāng)前輪加法子過程中的憶阻器m1，并將其設(shè)置為與c1相對(duì)應(yīng)的阻態(tài)；當(dāng)i≥2時(shí)，將上一輪加法子過程中的憶阻器m2作為當(dāng)前輪加法子過程中的憶阻器m1；

27、從剩余未被選擇過的憶阻器中選擇兩個(gè)憶阻器分別作為當(dāng)前輪加法子過程中的m2和m4；憶阻器m3及當(dāng)前輪加法子過程中的憶阻器m1、m2和m4構(gòu)成當(dāng)前輪下的子加法電路；其中，憶阻器m3及當(dāng)前輪加法子過程中的憶阻器m2、m4的阻態(tài)均為高阻值狀態(tài)；

28、將ai作為a，bi作為b，ci作為c，并對(duì)當(dāng)前輪下的子加法電路執(zhí)行上述第四方面所提供的控制方法中的s2，得到第i輪加法運(yùn)算的進(jìn)位結(jié)果ci+1和求和結(jié)果si；

29、在每一輪加法子過程中，除憶阻器m3及當(dāng)前輪加法子過程中的憶阻器m1、m2和m4以外的其余憶阻器的正極均處于浮空狀態(tài)；

30、經(jīng)過n輪加法子過程，sn......s2s1和cn+1即為所求加法運(yùn)算的結(jié)果。

31、第八方面，本發(fā)明提供了一種加法運(yùn)算裝置，包括：加法電路和控制器；加法電路包括：電阻和2n+2個(gè)相同的憶阻器；2n+2個(gè)憶阻器的負(fù)極均與電阻的一端相連；電阻的阻值；rh和rl分別為憶阻器的高阻態(tài)電阻值和低阻態(tài)電阻值；n≥2；

32、控制器用于執(zhí)行上述第七方面所提供的控制方法。

33、第九方面，本發(fā)明提供了一種加法電路的控制方法，用于實(shí)現(xiàn)n-bit數(shù)an......a2a1、bn......b2b1及1-bit進(jìn)位輸入c1的加法運(yùn)算；n≥2；加法電路包括：n個(gè)并聯(lián)的支路、以及控制相鄰兩條支路之間連通或斷開的開關(guān)模塊m1、m2、......、mn-1；第i個(gè)開關(guān)模塊mi用于控制第i個(gè)支路與第i+1個(gè)支路的連通或斷開；i=1,2,...,n-1；第i個(gè)支路包括：第i電阻ri和負(fù)極均與電阻ri一端相連的三個(gè)憶阻器；第n個(gè)支路包括：第n電阻rn和負(fù)極均與電阻rn的一端相連的四個(gè)憶阻器；加法電路中的所有憶阻器均相同，所有電阻均相同，且阻值為；rh和rl分別為憶阻器的高阻態(tài)電阻值和低阻態(tài)電阻值；

34、控制方法包括：

35、s1、依次執(zhí)行n-1輪進(jìn)位計(jì)算子過程；在第i輪進(jìn)位計(jì)算子過程中：控制第i個(gè)開關(guān)模塊mi導(dǎo)通以連通第i個(gè)支路與第i+1個(gè)支路，其余開關(guān)模塊均斷開；

36、當(dāng)i=1時(shí)，從第i個(gè)支路中選擇一個(gè)憶阻器作為第i輪進(jìn)位計(jì)算子過程中的憶阻器m1，并將其設(shè)置為與c1相對(duì)應(yīng)的阻態(tài)；當(dāng)i≥2時(shí)，將上一輪進(jìn)位計(jì)算子過程中的憶阻器m2作為當(dāng)前輪進(jìn)位計(jì)算子過程中的憶阻器m1；

37、從i+1個(gè)支路中選擇一個(gè)憶阻器作為第i輪進(jìn)位計(jì)算子過程中的憶阻器m2，此時(shí)該憶阻器m2的阻態(tài)為高阻值狀態(tài)；使除當(dāng)前輪進(jìn)位計(jì)算子過程中的憶阻器m1、m2之外的其他憶阻器的正極均處于浮空狀態(tài)；

38、在當(dāng)前輪進(jìn)位計(jì)算子過程中的憶阻器m1的正極接入電壓-v(bi)-vp，在當(dāng)前輪進(jìn)位計(jì)算子過程中的憶阻器m2的正極接入電壓v(ai)，在電阻ri或ri+1未連接憶阻器的一端接入電壓-v(bi)，從而在當(dāng)前輪進(jìn)位計(jì)算子過程中的憶阻器m2中得到與其阻態(tài)相對(duì)應(yīng)的ai、bi、ci的多數(shù)門邏輯運(yùn)算結(jié)果，并作為第i輪加法運(yùn)算的進(jìn)位結(jié)果；

39、s2、斷開所有開關(guān)模塊，使得各支路均不連通；執(zhí)行第n輪進(jìn)位計(jì)算子過程，及并行執(zhí)行n輪求和計(jì)算子過程；

40、其中，上述執(zhí)行第n輪進(jìn)位計(jì)算子過程包括：

41、將上一輪進(jìn)位計(jì)算子過程中的憶阻器m2作為當(dāng)前輪進(jìn)位計(jì)算子過程中的憶阻器m1，從第n個(gè)支路中選擇一個(gè)未被選擇過的憶阻器作為第n輪進(jìn)位計(jì)算子過程中的憶阻器m2，此時(shí)該憶阻器m2的阻態(tài)為高阻值狀態(tài)；使第n個(gè)支路中除當(dāng)前輪進(jìn)位計(jì)算子過程中的憶阻器m1、m2之外的其他憶阻器的正極均處于浮空狀態(tài)；

42、在當(dāng)前輪進(jìn)位計(jì)算子過程中的憶阻器m1的正極接入電壓-v(bn)-vp，在當(dāng)前輪進(jìn)位計(jì)算子過程中的憶阻器m2的正極接入電壓v(an)，在電阻rn未連接憶阻器的一端接入電壓-v(bn)，從而在當(dāng)前輪進(jìn)位計(jì)算子過程中的憶阻器m2中得到與其阻態(tài)相對(duì)應(yīng)的an、bn、cn的多數(shù)門邏輯運(yùn)算結(jié)果，并作為第n輪加法運(yùn)算的進(jìn)位結(jié)果；

43、上述并行執(zhí)行n輪求和計(jì)算子過程包括：

44、針對(duì)第j支路，將其在第j輪進(jìn)位計(jì)算子過程中被選為憶阻器m1的憶阻器作為憶阻器mj1；并從第j支路中選擇兩個(gè)未被選中過的憶阻器作為憶阻器mj3、mj4；j=1,2,...,n；

45、使每個(gè)憶阻器mj4的正極處于浮空狀態(tài)，并行地在每個(gè)憶阻器mj1的正極接入對(duì)應(yīng)的電壓v(aj)-2vp，并行地在每個(gè)憶阻器mj3的正極接入幅值為0的電壓，并行地在每個(gè)電阻rj未連接憶阻器的一端接入對(duì)應(yīng)的電壓-v(aj)-vp，從而并行地在每個(gè)憶阻器mj3中得到與其阻態(tài)相對(duì)應(yīng)的aj、cj的異或邏輯運(yùn)算結(jié)果；

46、使每個(gè)憶阻器mj1的正極處于浮空狀態(tài)，在得到aj、cj的異或邏輯運(yùn)算結(jié)果后，并行地在每個(gè)憶阻器mj3的正極接入對(duì)應(yīng)的電壓v(bj)-2vp，并行地在每個(gè)憶阻器mj4的正極接入幅值為0的電壓，并行地在每個(gè)電阻rj未連接憶阻器的一端接入對(duì)應(yīng)的電壓-v(bj)-vp，從而并行地在每個(gè)憶阻器mj4中得到與其阻態(tài)相對(duì)應(yīng)的aj、bj、cj的異或邏輯運(yùn)算結(jié)果，并作為加法運(yùn)算的求和結(jié)果；

47、其中，憶阻器的高阻態(tài)對(duì)應(yīng)邏輯值“0”，低阻態(tài)對(duì)應(yīng)邏輯值“1”；當(dāng)bj為1時(shí)，v(bj)為vp；當(dāng)bj為0時(shí)，v(bj)為幅值為0的電壓；當(dāng)aj為1時(shí)，v(aj)為vp；當(dāng)aj為0時(shí)，v(aj)為幅值為0的電壓；電壓vp滿足：vset/2<vp<vset，且vp<2?|vreset|/3；vset為憶阻器由高阻態(tài)轉(zhuǎn)變?yōu)榈妥钁B(tài)的閾值；vreset為憶阻器由低阻態(tài)轉(zhuǎn)變?yōu)楦咦钁B(tài)的閾值。

48、第十方面，本發(fā)明提供了一種加法運(yùn)算裝置，包括：加法電路和控制器；加法電路包括：n個(gè)并聯(lián)的支路、以及控制相鄰兩條支路之間連通或斷開的開關(guān)模塊m1、m2、......、mn-1；n≥2；第i個(gè)開關(guān)模塊mi用于控制第i個(gè)支路與第i+1個(gè)支路的連通或斷開；i=1,2,...,n-1；第i個(gè)支路包括：第i電阻ri和負(fù)極均與電阻ri一端相連的三個(gè)憶阻器；第n個(gè)支路包括：第n電阻rn和負(fù)極均與電阻rn的一端相連的四個(gè)憶阻器；加法電路中的所有憶阻器均相同，所有電阻均相同，且阻值為；rh和rl分別為憶阻器的高阻態(tài)電阻值和低阻態(tài)電阻值；

49、控制器用于執(zhí)行第九方面所提供的控制方法。

50、第十一方面，本發(fā)明提供了一種控制系統(tǒng)，包括：存儲(chǔ)器和處理器，所述存儲(chǔ)器存儲(chǔ)有計(jì)算機(jī)程序，所述處理器執(zhí)行所述計(jì)算機(jī)程序時(shí)執(zhí)行本發(fā)明第二方面、第四方面、第五方面、第七方面或第九方面所提供的控制方法。

51、第十二方面，本發(fā)明還提供了一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，所述計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)包括存儲(chǔ)的計(jì)算機(jī)程序，其中，在所述計(jì)算機(jī)程序被處理器運(yùn)行時(shí)控制所述存儲(chǔ)介質(zhì)所在設(shè)備執(zhí)行本發(fā)明第二方面、第四方面、第五方面、第七方面或第九方面所提供的控制方法。

52、第十三方面，發(fā)明還提供了一種計(jì)算機(jī)程序產(chǎn)品，包括計(jì)算機(jī)程序/指令，該計(jì)算機(jī)程序/指令被處理器執(zhí)行時(shí)實(shí)現(xiàn)本發(fā)明第二方面、第四方面、第五方面、第七方面或第九方面所提供的控制方法。

53、總體而言，通過本發(fā)明所構(gòu)思的以上技術(shù)方案，能夠取得以下有益效果：

54、1、本發(fā)明提供了一種基于憶阻器的多數(shù)門邏輯電路及對(duì)應(yīng)的裝置，包括電阻及負(fù)極均與電阻的一端相連的兩個(gè)相同的憶阻器m1、m2；本發(fā)明充分利用了憶阻器的阻態(tài)特性，通過在憶阻器m2的初始阻態(tài)為高阻值狀態(tài)的基礎(chǔ)上，設(shè)置憶阻器m1的阻態(tài)為與邏輯值c相對(duì)應(yīng)的阻態(tài)，憶阻器m1的正極、m2的正極、電阻另一端的輸入電壓一一對(duì)應(yīng)為與邏輯值b相關(guān)的電壓-v(b)-vp、與邏輯值a相關(guān)的電壓v(a)、與邏輯值b相關(guān)的電壓-v(b)，其中，vset/2<vp<vset，且為保證憶阻器m1不被reset，需滿足vp<2?|vreset|/3；基于上述設(shè)計(jì)，當(dāng)a、b、c中有至少兩個(gè)為邏輯“1”時(shí)，憶阻器m2兩端的電壓大于等于2vp，而2vp>vset，故憶阻器m2發(fā)生set過程，憶阻器m2中的存儲(chǔ)邏輯結(jié)果為“1”；相反，當(dāng)a、b、c中最多有一個(gè)為邏輯“1”時(shí)，憶阻器m2兩端的電壓小于等于vp，而vp<vset，故憶阻器m2維持高阻態(tài)不變，存儲(chǔ)邏輯結(jié)果“0”；由此實(shí)現(xiàn)了邏輯值a、b、c的多數(shù)門邏輯運(yùn)算；本發(fā)明僅需要采用兩個(gè)憶阻器即可實(shí)現(xiàn)多數(shù)門邏輯運(yùn)算，降低了電路面積開銷。

55、2、本發(fā)明所提供的基于憶阻器的多數(shù)門邏輯電路及對(duì)應(yīng)的裝置，憶阻器的特性使得該電路具有更強(qiáng)的容錯(cuò)能力，在部分元件失效時(shí)仍能保持較高的穩(wěn)定性。

56、3、本發(fā)明第四方面提供了一種加法電路的控制方法，其中，加法電路包括電阻和負(fù)極均與電阻的一端相連的四個(gè)相同的憶阻器m1、m2、m3、m4；在憶阻器m2、m3、m4的初始阻態(tài)為高阻值狀態(tài)的基礎(chǔ)上，設(shè)置憶阻器m1的阻態(tài)為與邏輯值c相對(duì)應(yīng)的阻態(tài)，選取憶阻器m1、m2執(zhí)行對(duì)邏輯值a、b、c進(jìn)行多數(shù)門邏輯運(yùn)算操作，選取m1、m3執(zhí)行對(duì)邏輯值a、c的異或邏輯運(yùn)算操作，選取m3、m4執(zhí)行對(duì)a、c的異或邏輯運(yùn)算結(jié)果與邏輯值b的異或邏輯運(yùn)算操作，整個(gè)過程中，實(shí)現(xiàn)多數(shù)門邏輯運(yùn)算的電路元件與實(shí)現(xiàn)異或邏輯運(yùn)算的過程采用了統(tǒng)一的電路結(jié)構(gòu)，且內(nèi)部的電路元件可以部分復(fù)用，不需要分別設(shè)計(jì)獨(dú)立的多數(shù)門邏輯運(yùn)算電路單元和異或邏輯運(yùn)算電路單元，避免了冗余，減少了電路的復(fù)雜度，降低了電路面積開銷，提高了電路的緊湊性和資源利用率。

57、4、本發(fā)明第五方面提供了一種加法電路的控制方法，用于實(shí)現(xiàn)n-bit數(shù)an......a2a1、bn......b2b1及1-bit進(jìn)位輸入c1的加法運(yùn)算，整個(gè)運(yùn)算過程均復(fù)用相同的加法電路，僅需要電阻和負(fù)極均與電阻的一端相連的四個(gè)相同的憶阻器即可實(shí)現(xiàn)多比特?cái)?shù)的加法運(yùn)算，減少了電路的復(fù)雜度，降低了電路面積開銷，提高了電路的緊湊性和資源利用率。

58、5、本發(fā)明第七方面提供了一種加法電路的控制方法，所采用的加法電路包括電阻和2n+2個(gè)相同的憶阻器；在實(shí)現(xiàn)n-bit數(shù)an......a2a1、bn......b2b1及1-bit進(jìn)位輸入c1的加法運(yùn)算過程中，加法子過程計(jì)算所得的進(jìn)位結(jié)果以阻態(tài)的形式存儲(chǔ)與對(duì)應(yīng)的憶阻器中，以供下一輪加法子過程中可以直接使用，無需另外的讀取和寫入操作，降低了操作的復(fù)雜度。

59、6、本發(fā)明第九方面提供了一種加法電路的控制方法，所采用的加法電路包括n個(gè)并聯(lián)的支路、以及控制相鄰兩條支路之間連通或斷開的開關(guān)模塊；第i個(gè)支路包括：第i電阻ri和負(fù)極均與電阻ri一端相連的三個(gè)憶阻器；第n個(gè)支路包括：第n電阻rn和負(fù)極均與電阻rn的一端相連的四個(gè)憶阻器；整個(gè)操作過程先串行的進(jìn)行前n-1輪的進(jìn)位計(jì)算子過程；然后再執(zhí)行第n輪進(jìn)位計(jì)算子過程，及并行執(zhí)行n輪求和計(jì)算子過程，該方式充分結(jié)合串行和并行兩種方式，在n取值較大的情況下，能夠進(jìn)一步提高計(jì)算效率。