1.一種基于憶阻器的多數(shù)門邏輯電路，其特征在于，用于對邏輯值a、b、c進行多數(shù)門邏輯運算，包括：電阻和兩個相同的憶阻器m1、m2；憶阻器m1和憶阻器m2的負極均與電阻的一端相連；
2.權利要求1所述多數(shù)門邏輯電路的控制方法，其特征在于，包括：
3.一種多數(shù)門邏輯運算裝置，其特征在于，包括：控制器和權利要求1所述的多數(shù)門邏輯電路；
4.一種加法電路的控制方法，其特征在于，所述加法電路包括：電阻和四個相同的憶阻器m1、m2、m3、m4；四個憶阻器的負極均與電阻的一端相連；所述電阻的阻值；rh和rl分別為憶阻器的高阻態(tài)電阻值和低阻態(tài)電阻值；
5.一種加法電路的控制方法，其特征在于，用于實現(xiàn)n-bit數(shù)an......a2a1、bn......b2b1及1-bit進位輸入c1的加法運算；n≥2；所述加法電路包括：電阻和四個相同的憶阻器m1、m2、m3、m4；四個憶阻器的負極均與電阻的一端相連；所述電阻的阻值；rh和rl分別為憶阻器的高阻態(tài)電阻值和低阻態(tài)電阻值；
6.一種加法運算裝置，其特征在于，包括：加法電路和控制器；
7.一種加法電路的控制方法，其特征在于，用于實現(xiàn)n-bit數(shù)an......a2a1、bn......b2b1及1-bit進位輸入c1的加法運算；n≥2；所述加法電路包括：電阻和2n+2個相同的憶阻器；2n+2個憶阻器的負極均與電阻的一端相連；所述電阻的阻值；rh和rl分別為憶阻器的高阻態(tài)電阻值和低阻態(tài)電阻值；
8.一種加法運算裝置，其特征在于，包括：加法電路和控制器；所述加法電路包括：電阻和2n+2個相同的憶阻器；2n+2個憶阻器的負極均與電阻的一端相連；所述電阻的阻值；rh和rl分別為憶阻器的高阻態(tài)電阻值和低阻態(tài)電阻值；n≥2；
9.一種加法電路的控制方法，其特征在于，用于實現(xiàn)n-bit數(shù)an......a2a1、bn......b2b1及1-bit進位輸入c1的加法運算；n≥2；所述加法電路包括：n個并聯(lián)的支路、以及控制相鄰兩條支路之間連通或斷開的開關模塊m1、m2、......、mn-1；第i個開關模塊mi用于控制第i個支路與第i+1個支路的連通或斷開；i=1,2,...,n-1；第i個支路包括：第i電阻ri和負極均與電阻ri一端相連的三個憶阻器；第n個支路包括：第n電阻rn和負極均與電阻rn的一端相連的四個憶阻器；所述加法電路中的所有憶阻器均相同，所有電阻均相同，且阻值為；rh和rl分別為憶阻器的高阻態(tài)電阻值和低阻態(tài)電阻值；
10.一種加法運算裝置，其特征在于，包括：加法電路和控制器；所述加法電路包括：n個并聯(lián)的支路、以及控制相鄰兩條支路之間連通或斷開的開關模塊m1、m2、......、mn-1；n≥2；第i個開關模塊mi用于控制第i個支路與第i+1個支路的連通或斷開；i=1,2,...,n-1；第i個支路包括：第i電阻ri和負極均與電阻ri一端相連的三個憶阻器；第n個支路包括：第n電阻rn和負極均與電阻rn的一端相連的四個憶阻器；所述加法電路中的所有憶阻器均相同，所有電阻均相同，且阻值為；rh和rl分別為憶阻器的高阻態(tài)電阻值和低阻態(tài)電阻值；