專利名稱：移位寄存器、柵極驅(qū)動(dòng)裝置和顯示裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及顯示技術(shù)領(lǐng)域，尤其涉及一種移位寄存器、柵極驅(qū)動(dòng)裝置和顯示裝置。
背景技術(shù)：
傳統(tǒng)的LTPS (低溫多晶硅)shift register (移位寄存器)采用反相器和傳輸門組成，一般具有兩個(gè)鎖存器。利用鎖存器來鎖存輸出信號(hào)，利用傳輸門的開關(guān)來實(shí)現(xiàn)信號(hào)的延遲和移位。圖I是傳統(tǒng)移位寄存器，主要由兩個(gè)D觸發(fā)器構(gòu)成，D為輸入端，Q為輸出端，reset為復(fù)位端，(11和elk是兩個(gè)反相的時(shí)鐘信號(hào)，傳統(tǒng)的移位寄存器的操作原理如下當(dāng)時(shí)鐘開啟第一個(gè)D觸發(fā)器后，上一級(jí)移位寄存器輸入的電平信號(hào)進(jìn)入第一個(gè)D觸發(fā)器，由于此時(shí)第二個(gè)D觸發(fā)器前端的傳輸門關(guān)閉，因此信號(hào)不能進(jìn)入第二個(gè)D觸發(fā)器，當(dāng)下一個(gè)時(shí)鐘到來，第一個(gè)D觸發(fā)器輸入關(guān)閉，同時(shí)第一個(gè)D觸發(fā)器將輸入信號(hào)鎖存,此時(shí)第二個(gè)D觸發(fā)器開啟，輸入信號(hào)進(jìn)入第二個(gè)D觸發(fā)器并輸出。由此信號(hào)實(shí)現(xiàn)了從上一級(jí)移位寄存器到下一級(jí)移位寄存器的移位操作。D觸發(fā)器的實(shí)現(xiàn)需要2個(gè)傳輸門、I個(gè)反相器和一個(gè)與非門，而一個(gè)移位寄存器需要兩個(gè)D觸發(fā)器，因此雖然傳統(tǒng)的移位寄存器經(jīng)典，然而使用了較多的門電路，電路構(gòu)成過于復(fù)雜，同時(shí)需要較大的排版空間，不利于panel (面板)窄邊框的實(shí)現(xiàn)。

發(fā)明內(nèi)容
本發(fā)明的主要目的在于提供一種移位寄存器、柵極驅(qū)動(dòng)裝置和顯示裝置，僅采用一個(gè)鎖存器即可實(shí)現(xiàn)信號(hào)的移位。為了達(dá)到上述目的，本發(fā)明提供了一種移位寄存器，包括鎖存器、傳輸門、第一薄膜晶體管、第二薄膜晶體管、第三薄膜晶體管和第一反相器，其中，所述第一薄膜晶體管，柵極與所述移位寄存器的復(fù)位端連接，源極與驅(qū)動(dòng)電源的高電平輸出端連接，漏極分別與所述第二薄膜晶體管的漏極和所述鎖存器的輸入端連接；所述第二薄膜晶體管，柵極與所述移位寄存器的輸入端連接，源極與驅(qū)動(dòng)電源的低電平輸出端連接；所述鎖存器的正相輸出端與所述傳輸門的正相控制端連接，所述鎖存器的反相輸出端與所述傳輸門的反相控制端連接；所述第三薄膜晶體管，柵極與所述鎖存器的反相輸出端連接，源極與驅(qū)動(dòng)電源的低電平輸出端連接，漏極與所述第一反相器的輸入端連接；所述傳輸門的輸出端與所述第三薄膜晶體管的漏極連接，所述傳輸門的輸入端與時(shí)鐘信號(hào)輸入端連接；所述第三薄膜晶體管的漏極與所述移位寄存器的正相輸出端連接，所述第一反相器的輸出端與所述移位寄存器的反相輸出端連接。實(shí)施時(shí)，所述第一薄膜晶體管是P型TFT ; 所述第二薄膜晶體管和所述第三薄膜晶體管是η型TFT。
實(shí)施時(shí)，所述鎖存器包括第二反相器和第三反相器，其中，所述第二反相器的輸入端和所述第三反相器的輸出端連接；所述第二反相器的輸出端與所述第三反相器的輸入端連接；所述第二反相器的輸入端為所述鎖存器的輸入端；所述第二反相器的輸出端為所述鎖存器的正相輸出端；所述第三反相器的輸出端為所述鎖存器的反相輸出端。實(shí)施時(shí)，所述第三反相器包括第四薄膜晶體管和第五薄膜晶體管，所述第二反相器包括第六薄膜晶體管和第七薄膜晶體管；所述第四薄膜晶體管，柵極與所述傳輸門的正相控制端連接，源極與驅(qū)動(dòng)電源的高電平輸出端連接，漏極與所述第一薄膜晶體管的漏極連接； 所述第五薄膜晶體管，柵極與所述傳輸門的正相控制端連接，源極與驅(qū)動(dòng)電源的低電平輸出端連接，漏極與所述第一薄膜晶體管的漏極連接；所述第六薄膜晶體管，柵極分別與所述第一薄膜晶體管的漏極和所述傳輸門的反相控制端連接，源極與驅(qū)動(dòng)電源的高電平輸出端連接，漏極與所述傳輸門的正相控制端連接;所述第七薄膜晶體管，柵極分別與所述第一薄膜晶體管的漏極和所述傳輸門的反相控制端連接，源極與驅(qū)動(dòng)電源的低電平輸出端連接，漏極與所述傳輸門的正相控制端連接；所述第六薄膜晶體管的漏極為所述鎖存器的正相輸出端；所述第四薄膜晶體管的漏極為所述鎖存器的反相輸出端；所述第六薄膜晶體管的柵極為所述第二反相器的輸入端，所述第四薄膜晶體管的柵極為所述第三反相器的輸入端；所述第四薄膜晶體管和所述第六薄膜晶體管為P型TFT ;所述第五薄膜晶體管和所述第七薄膜晶體管為η型TFT。實(shí)施時(shí)，所述傳輸門包括第八薄膜晶體管和第九薄膜晶體管；所述第八薄膜晶體管的源極與所述第九薄膜晶體管的漏極連接，所述第九薄膜晶體管的源極與所述第八薄膜晶體管的漏極連接；所述第八薄膜晶體管，源極與所述移位寄存器的正相輸出端連接，漏極與時(shí)鐘信號(hào)輸入端連接；所述第八薄膜晶體管的柵極為所述傳輸門的正相控制端，所述第九薄膜晶體管的柵極為所述傳輸門的反相控制端；所述第八薄膜晶體管為η型TFT，所述第九薄膜晶體管為ρ型TFT。實(shí)施時(shí)，所述第一反相器包括第十薄膜晶體管和第十一薄膜晶體管，其中，所述第十薄膜晶體管，柵極分別與所述移位寄存器的正相輸出端和所述第十一薄膜晶體管的柵極連接，源極與驅(qū)動(dòng)電源的低電平輸出端連接，漏極分別與所述移位寄存器的反相輸出端和所述第十一薄膜晶體管的漏極連接；所述第十一薄膜晶體管，源極與驅(qū)動(dòng)電源的高電平輸出端連接；所述第十薄膜晶體管的柵極為所述第一反相器的輸入端，所述第十薄膜晶體管的漏極為所述第一反相器的輸出端；
所述第十薄膜晶體管為η型TFT，所述第十一薄膜晶體管為ρ型TFT。本發(fā)明還提供了一種柵極驅(qū)動(dòng)裝置，包括多級(jí)上述的移位寄存器，除了第一級(jí)移位寄存器外，其余每個(gè)移位寄存器的輸入端均和與該移位寄存器相鄰的上一級(jí)移位寄存器的正相輸出端連接；第一級(jí)移位寄存器的輸入端與起始信號(hào)輸入端連接；除了最后一級(jí)移位寄存器外，其余每個(gè)移位寄存器的復(fù)位端均和與該移位寄存器相鄰的下一級(jí)移位寄存器的反相輸出端連接；最后一級(jí)移位寄存器的復(fù)位端與該最后一級(jí)移位寄存器的正相輸出端連接。本發(fā)明還提供了一種顯示裝置，其特征在于，包括上述的柵極驅(qū)動(dòng)裝置。與現(xiàn)有技術(shù)相比，本發(fā)明所述的移位寄存器、柵極驅(qū)動(dòng)裝置和顯示裝置，利用鎖存器鎖存?zhèn)鬏旈T的控制信號(hào)，以便傳輸門可以保持開啟或者關(guān)閉狀態(tài)，利用傳輸門的狀態(tài)對(duì)時(shí)鐘信號(hào)進(jìn)行選擇性的輸入從而實(shí)現(xiàn)信號(hào)的移位。


圖I是傳統(tǒng)的移位寄存器的電路圖；圖2是本發(fā)明第一實(shí)施例所述的移位寄存器的電路圖；圖3是本發(fā)明第二實(shí)施例所述的移位寄存器的電路圖；圖4是本發(fā)明第三實(shí)施例所述的移位寄存器的電路圖；圖5是本發(fā)明第二實(shí)施例所述的移位寄存器兩級(jí)級(jí)聯(lián)的電路圖；圖6是本發(fā)明一實(shí)施例所述的柵極驅(qū)動(dòng)裝置的電路圖；圖7是本發(fā)明所述的移位寄存器的工作時(shí)序圖。
具體實(shí)施例方式為使得本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)表達(dá)得更加清楚明白，下面結(jié)合附圖及具體實(shí)施例對(duì)本發(fā)明再做進(jìn)一步詳細(xì)的說明。本發(fā)明提供了一種移位寄存器、柵極驅(qū)動(dòng)裝置和顯示裝置，僅采用一個(gè)鎖存器即可實(shí)現(xiàn)信號(hào)的移位。本發(fā)明所述的移位寄存器主要由鎖存器和傳輸門構(gòu)成，所述鎖存器用于鎖存所述傳輸門的控制信號(hào)，以便所述傳輸門可以保持開啟或關(guān)閉狀態(tài)，利用所述傳輸門的狀態(tài)對(duì)時(shí)鐘信號(hào)進(jìn)行選擇性的輸入從而實(shí)現(xiàn)信號(hào)的移位。如圖2所示，本發(fā)明第一實(shí)施例所述的移位寄存器，包括鎖存器21、傳輸門22、第一薄膜晶體管Tl、第二薄膜晶體管T2、第三薄膜晶體管T3和第一反相器23，其中，所述第一薄膜晶體管Tl，柵極與所述移位寄存器的復(fù)位端Reset連接，源極與驅(qū)動(dòng)電源的高電平輸出端連接，漏極分別與所述第二薄膜晶體管T2的漏極和所述鎖存器21的輸入端M連接；所述第二薄膜晶體管T2，柵極與所述移位寄存器的輸入端Input連接，源極與驅(qū)動(dòng)電源的低電平輸出端連接；所述鎖存器21的正相輸出端與所述傳輸門22的正相控制端C連接，所述鎖存器21的反相輸出端與所述傳輸門22的反相控制端CB連接；所述第三薄膜晶體管T3，柵極與所述鎖存器21的反相輸出端連接，源極與驅(qū)動(dòng)電源的低電平輸出端連接，漏極與所述第一反相器23的輸入端連接；
所述傳輸門22的輸出端與所述第三薄膜晶體管T3的漏極連接，所述傳輸門22的輸入端與時(shí)鐘信號(hào)輸入端CLOCK連接；所述第三薄膜晶體管T3的漏極與所述移位寄存器的正相輸出端0utput_Q連接，所述第一反相器23的輸出端與所述移位寄存器的反相輸出端0utput_QB連接；所述驅(qū)動(dòng)電源的高電平輸出端的輸出電壓為VDD，所述驅(qū)動(dòng)電源的低電平輸出端的輸出電壓為VSS;所述鎖存器21用于編程和鎖存所述傳輸門22的控制信號(hào)；所述第一薄膜晶體管Tl是ρ型TFT ;所述第二薄膜晶體管T2和所述第三薄膜晶體管T3是η型TFT。 作為另外一種情況，若第一薄膜晶體管Tl是η型TFT，第二薄膜晶體管Τ2和第三薄膜晶體管Τ3是ρ型，同時(shí)相應(yīng)調(diào)整輸入的時(shí)序信號(hào)，也可以實(shí)現(xiàn)相同的功能。本發(fā)明該實(shí)施例所述的移位寄存器在工作時(shí)，假設(shè)初始時(shí)所述傳輸門22關(guān)閉，0utput_Q的輸出電壓為低電位；當(dāng)所述移位寄存器的輸入端Input輸入高電平時(shí)，T2打開，M點(diǎn)低電位鎖存，同時(shí)所述傳輸門22打開；當(dāng)所述移位寄存器的復(fù)位端Reset輸入低電平時(shí)，Tl打開，M點(diǎn)高電位鎖存，同時(shí)所述傳輸門22關(guān)閉，且T3打開使得0utput_Q的輸出電壓為低電位。如圖3所示，本發(fā)明第二實(shí)施例所述的移位寄存器基于本發(fā)明第一實(shí)施例所述的移位寄存器。在該第二實(shí)施例所述的移位寄存器中，所述鎖存器21包括第二反相器212和第三反相器213，其中，所述第二反相器212的輸入端和所述第三反相器213的輸出端連接；所述第二反相器212的輸出端與所述第三反相器213的輸入端連接；所述第二反相器212的輸入端為所述鎖存器21的輸入端；所述第二反相器212的輸出端為所述鎖存器21的正相輸出端；所述第三反相器213的輸出端為所述鎖存器21的反相輸出端。如圖4所示，本發(fā)明第三實(shí)施例所述的移位寄存器基于本發(fā)明第二實(shí)施例所述的移位寄存器。在該第三實(shí)施例所述的移位寄存器中所述第三反相器包括第四薄膜晶體管T4和第五薄膜晶體管T5，所述第二反相器包括第六薄膜晶體管T6和第七薄膜晶體管T7 ；所述傳輸門包括第八薄膜晶體管T8和第九薄膜晶體管T9 ；所述第一反相器包括第十薄膜晶體管TlO和第十一薄膜晶體管Tll ；所述第四薄膜晶體管T4，柵極與所述第八薄膜晶體管T8的柵極連接，源極與驅(qū)動(dòng)電源的高電平輸出端連接，漏極與所述第一薄膜晶體管Tl的漏極連接；所述第五薄膜晶體管T5，柵極與所述第八薄膜晶體管T8的柵極連接，源極與驅(qū)動(dòng)電源的低電平輸出端連接，漏極與所述第一薄膜晶體管Tl的漏極連接；所述第六薄膜晶體管T6，柵極分別與所述第一薄膜晶體管Tl的漏極和所述第九薄膜晶體管T9的柵極連接，源極與驅(qū)動(dòng)電源的高電平輸出端連接，漏極與所述第八薄膜晶體管T8的柵極連接；所述第七薄膜晶體管T7，柵極分別與所述第一薄膜晶體管Tl的漏極和所述第九薄膜晶體管T9的柵極連接，源極與驅(qū)動(dòng)電源的低電平輸出端連接，漏極與所述第八薄膜晶體管T8的柵極連接；所述第六薄膜晶體管Τ6的漏極為所述鎖存器的正相輸出端，所述第四薄膜晶體管Τ4的漏極為所述鎖存器的反相輸出端；所述第六薄膜晶體管Τ6的柵極為所述第二反相器的輸入端，所述第四薄膜晶體管Τ4的柵極為所述第三反相器的輸入端；所述第四薄膜晶體管Τ4和所述第六薄膜晶體管Τ6為ρ型TFT ;所述第五薄膜晶體管Τ5和所述第七薄膜晶體管Τ7為η型TFT ;所述第八薄膜晶體管Τ8的源極與所述第九薄膜晶體管T9的漏極連接，所述第九薄膜晶體管T9的源極與所述第八薄膜晶體管Τ8的漏極連接；所述第八薄膜晶體管Τ8，柵極與所述第四薄膜晶體管Τ4的漏極連接，源極與所述移位寄存器的正相輸出端0utput_Q連接，漏極與時(shí)鐘信號(hào)輸入端CLOCK連接；所述第九薄膜晶體管T9的柵極分別與所述第三薄膜晶體管T3的柵極、所述第一薄膜晶體管Tl的漏極和所述第六薄膜晶體管T6的柵極連接；所述第八薄膜晶體管T8的柵極為所述傳輸門的正相控制端，所述第九薄膜晶體管T9的柵極為所述傳輸門的反相控制端；所述第八薄膜晶體管T8為η型TFT，所述第九薄膜晶體管T9為ρ型TFT ;所述第十薄膜晶體管Τ10，柵極分別與所述移位寄存器的正相輸出端0utput_Q和所述第十一薄膜晶體管Tll的柵極連接，源極與驅(qū)動(dòng)電源的低電平輸出端連接，漏極分別與所述移位寄存器的反相輸出端0utput_QB和所述第十一薄膜晶體管Tll的漏極連接；所述第十一薄膜晶體管T11，源極與驅(qū)動(dòng)電源的高電平輸出端連接；所述第十薄膜晶體管TlO的柵極為所述第一反相器的輸入端，所述第十薄膜晶體管Tio的漏極為所述第一反相器的輸出端；所述第十薄膜晶體管TlO為η型TFT，所述第十一薄膜晶體管Tll為ρ型TFT。如圖5所示，本發(fā)明第二實(shí)施例所述的移位寄存器兩級(jí)級(jí)聯(lián)的電路圖。在圖5中，CK為時(shí)鐘信號(hào)，CKB為與CK反相的時(shí)鐘信號(hào)，0utput_Q(N)為第N級(jí)移位寄存器的正相輸出端，Output_QB(N)為第N級(jí)移位寄存器的反相輸出端，第(N+1)級(jí)移位寄存器的輸入端Input與第N級(jí)移位寄存器的正相輸出端0utput_Q(N)連接，第N級(jí)移位寄存器的復(fù)位端Reset與第(N+1)級(jí)移位寄存器的反相輸出端0utput_QB (N+1)連接；第N級(jí)移位寄存器包括第一薄膜晶體管Tl、第二薄膜晶體管T2、第三薄膜晶體管T3、鎖存器31、傳輸門32和反相器33;第(N+1)級(jí)移位寄存器包括第四薄膜晶體管T4、第五薄膜晶體管T5、第六薄膜晶體管T6、鎖存器34、傳輸門35和反相器36 ;并第N級(jí)移位寄存器和第(N+1)級(jí)移位寄存器的結(jié)構(gòu)與如圖2所示的移位寄存器的結(jié)構(gòu)相同。如圖6所示，本發(fā)明提供了一種柵極驅(qū)動(dòng)裝置，包括多級(jí)上述的移位寄存器，除了第一級(jí)移位寄存器外，其余每個(gè)移位寄存器的輸入端Input均和與該移位寄存器相鄰的上一級(jí)移位寄存器的正相輸出端連接；第一級(jí)移位寄存器的輸入端Input與起始信號(hào)輸入端連接，該起始信號(hào)輸入端輸入起始信號(hào)STV ;除了最后一級(jí)移位寄存器外，其余每個(gè)移位寄存器的復(fù)位端Reset均和與該移位寄存器相鄰的下一級(jí)移位寄存器的反相輸出端連接 ’最后一級(jí)移位寄存器的復(fù)位端Reset與該最后一級(jí)移位寄存器的正相輸出端連接。如圖7所示，圖5所示的級(jí)聯(lián)的移位寄存器的工作時(shí)序如下
①階段第(N-I)級(jí)移位寄存器單元的正相輸出端輸出高電平信號(hào)，作為輸入第N級(jí)移位寄存器的輸入端Input的STV信號(hào)，此時(shí)Tl開啟，將M點(diǎn)電位下拉為低電平，鎖存器31將該低電平鎖存，T3關(guān)閉，同時(shí)傳輸門32開啟，此時(shí)CK為低電平，0utput_Q(N)的輸出信號(hào)為低電平；對(duì)于第(N+1)級(jí)移位寄存器，傳輸門35關(guān)閉，此時(shí)雖然CKB為高電平，但無法在第(N+1)級(jí)移位寄存器的正相輸出端Output_Q(N+l)輸出，而T6開啟，Output_Q(N+l)輸出低電平信號(hào)，Output_QB(N+l)輸出高電平信號(hào)，將T2關(guān)閉。②階段CK為高電平，CKB為低電平，該STV信號(hào)為低電平，TI關(guān)閉，但由于鎖存器31鎖存了上一階段的低電平，因而傳輸門32仍然開啟，因此CK的高電平通過傳輸門32從0utput_Q(N)輸出，而0utput_Q(N)輸出的高電平輸入到第(N+1)級(jí)移位寄存器的輸入端Input,T4開啟，N點(diǎn)電位被下拉為低電平,鎖存器34同樣將N點(diǎn)的低電平鎖存,T6關(guān)閉,傳輸門35開啟，CKB的低電平通過傳輸門35從Output_Q(N+l)輸出，第(N+1)級(jí)移位寄存器的反相輸出端Output_QB(N+l)輸出高電平，T2關(guān)閉。③階段CK為低電平，CKB為高電平，T4關(guān)閉，T5此時(shí)也是關(guān)閉的，同樣第(N+1)級(jí)移位寄存器的鎖存器34鎖存了上階段的N點(diǎn)的低電位，因此第(N+1)級(jí)移位寄存器的的 傳輸門35仍然開啟，T6關(guān)閉，CKB的高電平通過傳輸門35輸出，0utpuut_Q(N+1)輸出高電平，Output_QB(N+l)輸出低電平，該低電平反饋回第N級(jí)移位寄存器的輸入端，將T2開啟，M點(diǎn)電位被拉高，鎖存器31鎖存該高電位同時(shí)將傳輸門32關(guān)閉，T3開啟，0utput_Q(N)輸出低電平。④階段第(N+2)級(jí)移位寄存器的反相輸出端0utput_QB(N+2)(圖5中未示)反饋回來的信號(hào)將第N+1級(jí)的傳輸門關(guān)閉，同時(shí)使得Output_Q(N+l)的輸出信號(hào)下拉為低電平。本發(fā)明用鎖存器鎖存?zhèn)鬏旈T的控制信號(hào)，以便傳輸門可以保持開啟或關(guān)閉狀態(tài)，利用傳輸門的狀態(tài)對(duì)時(shí)鐘信號(hào)進(jìn)行選擇性的輸入從而實(shí)現(xiàn)信號(hào)的移位。以上說明對(duì)本發(fā)明而言只是說明性的，而非限制性的，本領(lǐng)域普通技術(shù)人員理解，在不脫離所附權(quán)利要求所限定的精神和范圍的情況下，可做出許多修改、變化或等效，但都將落入本發(fā)明的保護(hù)范圍內(nèi)。
權(quán)利要求
1.ー種移位寄存器，其特征在于，包括鎖存器、傳輸門、第一薄膜晶體管、第二薄膜晶體管、第三薄膜晶體管和第一反相器，其中， 所述第一薄膜晶體管，柵極與所述移位寄存器的復(fù)位端連接，源極與驅(qū)動(dòng)電源的高電平輸出端連接，漏極分別與所述第二薄膜晶體管的漏極和所述鎖存器的輸入端連接； 所述第二薄膜晶體管，柵極與所述移位寄存器的輸入端連接，源極與驅(qū)動(dòng)電源的低電平輸出端連接； 所述鎖存器的正相輸出端與所述傳輸門的正相控制端連接，所述鎖存器的反相輸出端與所述傳輸門的反相控制端連接； 所述第三薄膜晶體管，柵極與所述鎖存器的反相輸出端連接，源極與驅(qū)動(dòng)電源的低電平輸出端連接，漏極與所述第一反相器的輸入端連接； 所述傳輸門的輸出端與所述第三薄膜晶體管的漏極連接，所述傳輸門的輸入端與時(shí)鐘信號(hào)輸入端連接； 所述第三薄膜晶體管的漏極與所述移位寄存器的正相輸出端連接，所述第一反相器的輸出端與所述移位寄存器的反相輸出端連接。
2.如權(quán)利要求I所述的移位寄存器，其特征在干， 所述第一薄膜晶體管是P型TFT ; 所述第二薄膜晶體管和所述第三薄膜晶體管是η型TFT。
3.如權(quán)利要求I或2所述的移位寄存器，其特征在于，所述鎖存器包括第二反相器和第三反相器，其中， 所述第二反相器的輸入端和所述第三反相器的輸出端連接； 所述第二反相器的輸出端與所述第三反相器的輸入端連接； 所述第二反相器的輸入端為所述鎖存器的輸入端；所述第二反相器的輸出端為所述鎖存器的正相輸出端； 所述第三反相器的輸出端為所述鎖存器的反相輸出端。
4.如權(quán)利要求3所述的移位寄存器，其特征在于，所述第三反相器包括第四薄膜晶體管和第五薄膜晶體管，所述第二反相器包括第六薄膜晶體管和第七薄膜晶體管； 所述第四薄膜晶體管，柵極與所述傳輸門的正相控制端連接，源極與驅(qū)動(dòng)電源的高電平輸出端連接，漏極與所述第一薄膜晶體管的漏極連接； 所述第五薄膜晶體管，柵極與所述傳輸門的正相控制端連接，源極與驅(qū)動(dòng)電源的低電平輸出端連接，漏極與所述第一薄膜晶體管的漏極連接； 所述第六薄膜晶體管，柵極分別與所述第一薄膜晶體管的漏極和所述傳輸門的反相控制端連接，源極與驅(qū)動(dòng)電源的高電平輸出端連接，漏極與所述傳輸門的正相控制端連接； 所述第七薄膜晶體管，柵極分別與所述第一薄膜晶體管的漏極和所述傳輸門的反相控制端連接，源極與驅(qū)動(dòng)電源的低電平輸出端連接，漏極與所述傳輸門的正相控制端連接； 所述第六薄膜晶體管的漏極為所述鎖存器的正相輸出端； 所述第四薄膜晶體管的漏極為所述鎖存器的反相輸出端； 所述第六薄膜晶體管的柵極為所述第二反相器的輸入端，所述第四薄膜晶體管的柵極為所述第三反相器的輸入端； 所述第四薄膜晶體管和所述第六薄膜晶體管為P型TFT ;所述第五薄膜晶體管和所述第七薄膜晶體管為η型TFT。
5.如權(quán)利要求4所述的移位寄存器，其特征在干， 所述傳輸門包括第八薄膜晶體管和第九薄膜晶體管； 所述第八薄膜晶體管的源極與所述第九薄膜晶體管的漏極連接，所述第九薄膜晶體管的源極與所述第八薄膜晶體管的漏極連接； 所述第八薄膜晶體管，源極與所述移位寄存器的正相輸出端連接，漏極與時(shí)鐘信號(hào)輸入端連接； 所述第八薄膜晶體管的柵極為所述傳輸門的正相控制端，所述第九薄膜晶體管的柵極為所述傳輸門的反相控制端； 所述第八薄膜晶體管為η型TFT，所述第九薄膜晶體管為P型TFT。
6.如權(quán)利要求5所述的移位寄存器，其特征在于，所述第一反相器包括第十薄膜晶體管和第十一薄膜晶體管，其中， 所述第十薄膜晶體管，柵極分別與所述移位寄存器的正相輸出端和所述第十一薄膜晶體管的柵極連接，源極與驅(qū)動(dòng)電源的低電平輸出端連接，漏極分別與所述移位寄存器的反相輸出端和所述第十一薄膜晶體管的漏極連接； 所述第十一薄膜晶體管，源極與驅(qū)動(dòng)電源的高電平輸出端連接； 所述第十薄膜晶體管的柵極為所述第一反相器的輸入端，所述第十薄膜晶體管的漏極為所述第一反相器的輸出端； 所述第十薄膜晶體管為η型TFT，所述第十一薄膜晶體管為P型TFT。
7.ー種柵極驅(qū)動(dòng)裝置，其特征在于，包括多級(jí)如權(quán)利要求I至6中任ー權(quán)利要求所述的移位寄存器，除了第一級(jí)移位寄存器外，其余每個(gè)移位寄存器的輸入端均和與該移位寄存器相鄰的上ー級(jí)移位寄存器的正相輸出端連接；第一級(jí)移位寄存器的輸入端與起始信號(hào)輸入端連接；除了最后ー級(jí)移位寄存器外，其余每個(gè)移位寄存器的復(fù)位端均和與該移位寄存器相鄰的下ー級(jí)移位寄存器的反相輸出端連接；最后ー級(jí)移位寄存器的復(fù)位端與該最后一級(jí)移位寄存器的正相輸出端連接。
8.—種顯示裝置，其特征在于，包括如權(quán)利要求7所述的柵極驅(qū)動(dòng)裝置。
全文摘要
本發(fā)明提供了一種移位寄存器、柵極驅(qū)動(dòng)裝置和顯示裝置。所述移位寄存器包括鎖存器、傳輸門、第一薄膜晶體管、第二薄膜晶體管、第三薄膜晶體管和第一反相器，第一薄膜晶體管，柵極與移位寄存器的復(fù)位端連接，漏極分別與第二薄膜晶體管的漏極和鎖存器的輸入端連接；第二薄膜晶體管，柵極與移位寄存器的輸入端連接；第三薄膜晶體管，柵極與鎖存器的反相輸出端連接，漏極與第一反相器的輸入端連接；傳輸門的輸出端與第三薄膜晶體管的漏極連接，傳輸門的輸入端與時(shí)鐘信號(hào)輸入端連接；第三薄膜晶體管的漏極與移位寄存器的正相輸出端連接，第一反相器的輸出端與所述移位寄存器的反相輸出端連接。本發(fā)明僅采用一個(gè)鎖存器即可實(shí)現(xiàn)信號(hào)的移位。
文檔編號(hào)G09G3/36GK102708816SQ20121005412
公開日2012年10月3日 申請(qǐng)日期2012年3月2日 優(yōu)先權(quán)日2012年3月2日
發(fā)明者祁小敬, 青海剛 申請(qǐng)人:京東方科技集團(tuán)股份有限公司, 成都京東方光電科技有限公司