本公開涉及顯示技術領域，具體而言，涉及一種移位寄存器電路、該移位寄存器電路的驅動方法以及使用該移位寄存器電路或驅動方法的顯示面板。

背景技術：

移位寄存器電路可以用于組成柵極驅動電路。柵極驅動電路包括級聯的N個移位寄存器電路。其中，第m+1級移位寄存器電路中的輸入信號為第m級移位寄存器電路的輸出信號，m<N。

圖1A是一種現有的移位寄存器電路的電路圖，圖1B是該移位寄存器電路的控制時序圖。參考圖1A以及圖1B，在T1時刻，時鐘信號CK和輸入信號IN為低電平，低電平信號分別寫入N2和N1節點，輸出高電平。在T2時刻，輸入信號IN變為高電平，高電平信號被寫入N2節點，同時N1節點保持低電平。當第二時鐘信號CKB的下降沿到來時，輸出低電平，同時由于電容C2的耦合作用使N1節點電平更低，保證了低電平完整輸出。在T3時刻，第一時鐘信號CK再次變為低電平，此時，低電平寫入N2節點，高電平寫入N1節點，之后保持這種電平關系，維持高電平輸出。在此電路中，第一時鐘信號CK和第二時鐘信號CKB上下級交替連接。

在圖1A所示的電路中，N1與N2節點沒有持續的電壓來源來維持穩定的電平。在T3時刻結束后，通常希望電路持續輸出高電平信號，但是，由于晶體管M4的柵極(N1節點)與漏極(CKB端)之間存在寄生電容，且晶體管M4的漏極連接的CKB信號是不斷跳變的方波信號，因此，CKB信號的不斷變化會造成N1節點的電壓隨之變化，使晶體管M4在CKB信號為低電平時被誤開啟，從而導致輸出信號不穩定。

需要說明的是，在上述背景技術部分公開的信息僅用于加強對本公開的背景的理解，因此可以包括不構成對本領域普通技術人員已知的現有技術的信息。

技術實現要素：

本公開的目的在于提供一種移位寄存器電路、該移位寄存器電路的驅動方法以及使用該移位寄存器電路或驅動方法的顯示面板，用于至少在一定程度上克服由于相關技術的限制和缺陷而導致的一個或多個問題。

根據本公開實施例的第一方面，提供一種移位寄存器電路，包括：第一晶體管，用于響應第一節點的電壓信號而導通，以將輸入信號提供至第二節點；第二晶體管，用于響應第一時鐘信號而導通，以將輸入信號提供至所述第一節點；第三晶體管，用于響應所述第一時鐘信號而導通，以將充電信號提供至所述第二節點；第四晶體管，用于響應所述第二節點的電壓信號而導通，以將第一電壓信號提供至第三節點；第五晶體管，用于響應第二時鐘信號而導通，以將所述第三節點的電壓信號提供至所述第一節點；第六晶體管，用于響應所述第二節點的電壓信號而導通，以將所述第一電壓信號提供至一信號輸出端；第七晶體管，用于響應第四節點的電壓信號而導通，以將所述第二時鐘信號提供至所述信號輸出端，其中，所述第四節點的電壓正相關于所述第一節點的電壓；第一電容，電連接于所述第四節點和所述信號輸出端之間；第二電容，電連接于所述第二節點和所述第一電壓信號之間。

根據本公開實施例的另一方面，提供一種移位寄存器電路驅動方法，應用于如前所述的移位寄存器電路，包括：第一階段，通過所述第一時鐘信號、所述輸入信號控制所述第二晶體管、所述第三晶體管以及所述第七晶體管截止，通過所述第二時鐘信號控制所述第五晶體管導通，所述第一電壓信號通過所述第六晶體管傳輸至所述信號輸出端；第二階段，通過所述第一時鐘信號、所述輸入信號控制所述第一晶體管、所述第二晶體管、所述第三晶體管、所述第四晶體管、所述第六晶體管以及所述第七晶體管導通，通過所述第二時鐘信號控制所述第五晶體管截止，所述第一電壓信號通過所述第六晶體管傳輸至所述信號輸出端；第三階段，通過所述第一時鐘信號、所述輸入信號控制所述第二晶體管、所述第三晶體管、所述第四晶體管以及所述第六晶體管截止，通過所述第二時鐘信號控制所述第五晶體管導通，所述第二時鐘信號通過所述第七晶體管傳輸至所述信號輸出端；第四階段，通過所述第一時鐘信號控制所述第二晶體管、第三晶體管導通，通過所述輸入信號、第二時鐘信號控制所述第一晶體管、所述第七晶體管以及所述第五晶體管截止，所述第一電壓信號通過所述第六晶體管傳輸至所述信號輸出端；第五階段，通過所述第一時鐘信號、所述輸入信號控制所述第二晶體管、所述第三晶體管、所述第一晶體管以及所述第七晶體管截止，通過所述第二時鐘信號控制所述第五晶體管導通，所述第一電壓信號通過所述第六晶體管傳輸至所述信號輸出端。

根據本公開實施例的另一方面，提供一種顯示面板，包括如前所述的移位寄存器電路。

本公開的移位寄存器電路通過增加第五晶體管，在不增加時鐘信號的條件下保證了移位寄存器電路的第一節點以及第二節點的有源輸入，維持了節點電壓的穩定，改善了輸出信號的穩定性。

應當理解的是，以上的一般描述和后文的細節描述僅是示例性和解釋性的，并不能限制本公開。

附圖說明

此處的附圖被并入說明書中并構成本說明書的一部分，示出了符合本公開的實施例，并與說明書一起用于解釋本公開的原理。顯而易見地，下面描述中的附圖僅僅是本公開的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。

圖1A示意性示出本公開示例性實施例中一種現有移位寄存器電路的電路圖。

圖1B示意性示出圖1A中移位寄存器電路的控制時序圖。

圖2示意性示出本公開示例性實施例中一種移位寄存器電路的電路圖。

圖3示意性示出圖2中移位寄存器電路的控制時序圖。

圖4A～圖4E示意性示出圖2中移位寄存器電路在圖3所示的控制時序下運行到各階段時的等效電路圖。

圖5示意性示出本公開示例性實施例中另一種移位寄存器電路的電路圖。

圖6示意性示出本公開示例性實施例中再一種移位寄存器電路的電路圖。

圖7示意性示出本公開示例性實施例中再一種移位寄存器電路的電路圖。

圖8A～圖8C示意性示出本公開示例性實施例中移位寄存器電路的工作效果數據示意圖。

具體實施方式

現在將參考附圖更全面地描述示例實施方式。然而，示例實施方式能夠以多種形式實施，且不應被理解為限于在此闡述的范例；相反，提供這些實施方式使得本公開將更加全面和完整，并將示例實施方式的構思全面地傳達給本領域的技術人員。所描述的特征、結構或特性可以以任何合適的方式結合在一個或更多實施方式中。在下面的描述中，提供許多具體細節從而給出對本公開的實施方式的充分理解。然而，本領域技術人員將意識到，可以實踐本公開的技術方案而省略所述特定細節中的一個或更多，或者可以采用其它的方法、組元、裝置、步驟等。在其它情況下，不詳細示出或描述公知技術方案以避免喧賓奪主而使得本公開的各方面變得模糊。

此外，附圖僅為本公開的示意性圖解，圖中相同的附圖標記表示相同或類似的部分，因而將省略對它們的重復描述。附圖中所示的一些方框圖是功能實體，不一定必須與物理或邏輯上獨立的實體相對應。可以采用軟件形式來實現這些功能實體，或在一個或多個硬件模塊或集成電路中實現這些功能實體，或在不同網絡和/或處理器裝置和/或微控制器裝置中實現這些功能實體。

下面結合附圖對本公開示例實施例進行詳細說明。

圖2是本公開示例實施例的一種移位寄存器電路的電路圖。

參考圖2，移位寄存器電路200可以包括第一至第七晶體管T1～T7，第一電容C1以及第二電容C2。其中，第一晶體管T1可以用于響應第一節點N1的電壓信號而導通，以將輸入信號IN提供至第二節點N2；第二晶體管T2可以用于響應第一時鐘信號CK1而導通，以將輸入信號IN提供至第一節點N1；第三晶體管T3可以用于響應第一時鐘信號CK1而導通，以將充電信號提供至第二節點N2；第四晶體管T4可以用于響應第二節點N2的電壓信號而導通，以將第一電壓信號VGH提供至第三節點N3；第五晶體管T5可以用于響應第二時鐘信號CK2而導通，以將第三節點N3的電壓信號提供至第一節點N1；第六晶體管T6可以用于響應第二節點N2的電壓信號而導通，以將第一電壓信號VGH提供至一信號輸出端OUT；第七晶體管T7可以用于響應第四節點N4的電壓信號而導通，以將第二時鐘信號CK2提供至信號輸出端OUT，其中，第四節點N4的電壓正相關于第一節點N1的電壓；第一電容C1可以電連接于第四節點N4和信號輸出端OUT之間；第二電容C2可以電連接于第二節點N2和第一電壓信號VGH之間。

本示例實施方式中，上述第一晶體管T1至第七晶體管T7均可以包括控制端、第一端以及第二端；如圖2中所示，以第一晶體管T1至第七晶體管T7均為P型晶體管為例，控制端可以為晶體管的柵極，第一端可以為晶體管的源極，第二端可以為晶體管的漏極；但需要說明的是，在薄膜晶體管中，晶體管的源極和漏極并不進行嚴格區分，因此也可能是第一端為晶體管的漏極，第二端為晶體管的源極。

參考圖2中所示，其中：第一晶體管T1的控制端與第一節點N1電連接，第一晶體管T1的第一端接收輸入信號IN，第一晶體管T1的第二端與第二節點N2電連接；第二晶體管T2的控制端接收第一時鐘信號CK1，第二晶體管T2的第一端接收輸入信號IN，第二晶體管T2的第二端與第一節點N1電連接；第三晶體管T3的控制端接收第一時鐘信號CK1，第三晶體管T3的第一端接收充電信號，第三晶體管T3的第二端與第二節點N2電連接；第四晶體管T4的控制端與第二節點N2電連接，第四晶體管T4的第一端直接接收第一電壓信號VGH；第五晶體管T5的控制端接收第二時鐘信號CK2，第五晶體管T5的第一端與第四晶體管T4的第二端電連接，第五晶體管T5的第二端與第一節點N1電連接；第六晶體管T6的控制端與第二節點N2電連接，第六晶體管T6的第一端接收第一電壓信號VGH，第六晶體管T6的第二端與信號輸出端OUT電連接；第七晶體管T7的控制端與第四節點N4電連接，第七晶體管T7的第一端接收第二時鐘信號CK2，第七晶體管T7的第二端與信號輸出端OUT電連接。

圖3是圖2中的移位寄存器電路的驅動方法的控制時序圖，其中示出了輸入信號IN、第一時鐘信號CK1、第二時鐘信號CK2以及輸出信號VOUT在T1～T5五個階段的電平狀態。

由圖3所示，在本公開的一種實施例中，第一時鐘信號CK1以及第二時鐘信號CK2的低電平占空比均不大于1/2；第一時鐘信號CK1和第二時鐘信號CK2相差1/2個信號周期。在本公開的其他實施例中，也可以為第一時鐘信號CK1以及第二時鐘信號CK2的高電平占空比均不大于1/2；第一時鐘信號CK1和第二時鐘信號CK2相差1/2個信號周期。在實際應用中，考慮到電路的實際工作中存在RC負載，第一時鐘信號CK1與第二時鐘信號CK2會有延遲，如果占空比為1/2，時鐘延遲會使電路工作發生異常，當級聯級數較多的時候，可能導致整個電路失效。因此，本示例性實施方式中將第一時鐘信號CK1以及第二時鐘信號CK2的占空比設置為均不大于1/2。

參考圖4A，圖中所示是控制時序運行到第一階段T1時移位寄存器電路的等效電路圖。在第一階段T1，第一時鐘信號CK1、輸入信號IN均為高電平，從而控制第二晶體管T2、第三晶體管T3以及第七晶體管T7截止；第二時鐘信號CK2為低電平，從而控制第五晶體管T5導通。

此時，由于第二電容C2的存儲作用，第二節點N2節點維持前一個階段的低電平，第一節點N1維持前一時刻的高電平，第六晶體管T6持續開啟。由于此時第一電壓信號VGH的高電平通過第四晶體管T4、第五晶體管T5傳輸到第一節點N1，實現了有源維持第一節點N1的高電平，因此，當第一電壓信號VGH通過第六晶體管T6傳輸至信號輸出端OUT，電路輸出高電平時，第二時鐘信號CK2的低電平無法通過第七晶體管T7的寄生電容影響第一節點N1。輸出信號VOUT的高電平得以穩定輸出。

參考圖4B，圖中所示是控制時序運行到第二階段T2時移位寄存器電路的等效電路圖。在第二階段T2，第一時鐘信號CK1、輸入信號IN均為低電平，從而控制第一晶體管T1、第二晶體管T2、第三晶體管T3、第四晶體管T4、第六晶體管T6以及第七晶體管T7導通；第二時鐘信號CK2為低電平，從而控制第五晶體管T5截止。

此時，輸入信號IN的低電平通過第二晶體管T2傳遞到第一節點N1，使第一節點N1變為低電平。低電平被存儲到第一電容C1中。第一節點N1的低電平作用到第一晶體管T1的柵極，又將輸入信號IN的低電平傳遞到第二節點N2。同時第三晶體管T3也會將第二電壓信號VGL的低電平傳到第二節點N2，實現了有源維持第二節點N2的低電平。當第一電壓信號VGH通過第六晶體管T6傳輸至信號輸出端OUT，電路輸出高電平時，由于第一節點N1與第二節點N2的低電平均為有源維持，第二時鐘信號CK2的高電平無法通過第七晶體管T7的寄生電容影響第一節點N1，或者通過第六晶體管T6的寄生電容影響第二節點N2。輸出信號VOUT的高電平得以穩定輸出。

參考圖4C，圖中所示是控制時序運行到第三階段T3時移位寄存器電路200的等效電路圖。在第三階段T3，第一時鐘信號CK1、輸入信號IN均為高電平，從而控制第二晶體管T2、第三晶體管T3、第四晶體管T4以及第六晶體管T6截止；第二時鐘信號CK2為低電平，從而控制第五晶體管T5導通。

此時，由于第一電容C1在上一階段存儲的低電平的作用，第一節點N1維持低電平，第一晶體管T1、第七晶體管T7持續開啟。輸入信號IN的高電平通過第一晶體管T1傳輸至第二節點N2，使第二節點N2變為高電平，第二時鐘信號CK2通過第七晶體管T7傳輸至信號輸出端OUT，輸出低電平。由于第二時鐘信號CK2的低電平通過第七晶體管T7的寄生電容耦合作用，使得第一節點N1變的更低，因此，第二時鐘信號CK2的低電平得以完全穩定輸出。

參考圖4D，圖中所示是控制時序300運行到第四階段T4時移位寄存器電路的等效電路圖。在第四階段T4，第一時鐘信號CK1為低電平，從而控制第二晶體管T2、第三晶體管T3導通；輸入信號IN、第二時鐘信號CK2均為高電平，從而控制第一晶體管T1、第七晶體管T7以及第五晶體管T5截止。

此時，輸入信號IN的高電平通過第二晶體管T2傳輸至第一節點N1，使第一節點N1為高電平。同時，第二電壓信號VGL的低電平通過第三晶體管T3傳輸到第二節點N2，實現了有源維持第二節點N2的低電平，第二電容C2存儲低電平。第一電壓信號VGH通過第六晶體管T6傳輸至信號輸出端OUT，輸出信號VOUT的高電平得以穩定輸出。

參考圖4E，圖中所示是控制時序300運行到第五階段T5時移位寄存器電路的等效電路圖。在第五階段T5，第一時鐘信號CK1、輸入信號IN均為高電平，從而控制第二晶體管T2、第三晶體管T3、第一晶體管T1以及第七晶體管T7截止；第二時鐘信號CK2為低電平，從而控制第五晶體管T5導通。

此時，由于第二電容C2的存儲作用，第二節點N2維持上一個階段的低電平，從而控制第四晶體管T4、第六晶體管T6導通。第一電壓信號VGH的高電平通過第四晶體管T4、第五晶體管T5傳輸至第一節點N1，使第一節點N1被持續置高，實現了有源維持第一節點N1的高電平。因此，第二時鐘信號CK2跳變到低電平不會通過第七晶體管T7的寄生電容耦合作用干擾第一節點N1的高電平，第七晶體管的截止狀態不會受到影響。第一電壓信號VGH通過第六晶體管T6傳輸至信號輸出端OUT，輸出信號VOUT的高電平得以穩定輸出。

由以上描述可知，本示例實施方式的移位寄存器電路僅使用七個晶體管、兩個時鐘信號即實現了對第一節點N1與第二節點N2電平的有源輸入維持，降低了第二時鐘信號CK2的跳變通過寄生電容耦合作用對上述節點的影響，使輸出信號VOUT得以穩定輸出。

此外，本公開還提出另一種移位寄存器電路的連接方式。圖5示出了本公開示例實施方式中移位寄存器電路200的另一種連接方式。參考圖5，在本示例實施方式中，第一晶體管T1的控制端與第一節點N1電連接，第一晶體管T1的第一端接收輸入信號IN，第一晶體管T1的第二端與第二節點N2電連接；第二晶體管T2的控制端接收第一時鐘信號CK1，第二晶體管T2的第一端接收輸入信號IN，第二晶體管T2的第二端與第一節點N1電連接；第三晶體管T3的控制端接收第一時鐘信號CK1，第三晶體管T3的第一端接收充電信號，第三晶體管T3的第二端與第二節點N2電連接；第四晶體管T4的控制端與第二節點N2電連接，第四晶體管T4的第一端與信號輸出端OUT電連接；第五晶體管T5的控制端接收第二時鐘信號CK2，第五晶體管T5的第一端與第四晶體管T4的第二端電連接，第五晶體管T5的第二端與第一節點N1電連接；第六晶體管T6的控制端與第二節點N2電連接，第六晶體管T6的第一端接收第一電壓信號VGH，第六晶體管T6的第二端與信號輸出端OUT電連接；第七晶體管T7的控制與第一節點N1電連接，第七晶體管T7的第一端接收第二時鐘信號CK2，第七晶體管T7的第二端與信號輸出端OUT電連接。

對于圖5所示的移位寄存器電路，由于其是移位寄存器電路200的一個實施例，本領域技術人員當可參照對移位寄存器電路200在各驅動時序300各階段內的描述，得出圖5中移位寄存器電路在控制時序300的各階段的狀態。

在上述電路中，第一節點N1與第四節點N4既可以為同一節點，也可以分別連接一第八晶體管T8的第一端與第二端。如圖2中所示，第八晶體管T8可以用于響應第二電壓信號VGL而導通，以電連接第一節點N1和第四節點N4。通過第八晶體管，可將電路運行中存在的較大跨壓降低，從而增加電路可靠性。此外，第八晶體管還可以以其他方式實現保護電路功能，例如可以為一預定阻值的電阻，本公開在此不作限定。

在本公開的上述實施例中，充電信號為第二電壓信號VGL。在本公開的其他實施例中，充電信號還可以為第二時鐘信號CK2。

圖6以及圖7示出了充電信號為第二時鐘信號CK2的移位寄存器電路圖。圖6對應于圖2中的移位寄存器電路，圖7對應于圖5中的移位寄存器電路。圖6以及圖7中的電路形態實施例只是本示例實施方式中的移位寄存器電路的簡單變化，并不影響移位寄存器電路各節點在驅動時序各階段的電壓狀態。

圖8A～圖8C示意性示出了本公開示例性實施例中移位寄存器電路的工作效果數據示意圖。

參考圖8A，在移位寄存器電路200的工作過程中，第一節點N1以及第二節點N2電壓V(N1)以及V(N2)穩定，輸出電壓V(OUT)穩定。

參考圖8B，N11為現有技術中N1節點的電平，N1為本實施例中N1節點的電平，當N1節點與第二時鐘信號XCK之間存在2f的寄生電容時，可以看到節點N11的低電平受XCK信號影響較大。而在實際版圖中，寄生電容會比仿真的2f還要大。本實施例的第一節點N1的電壓波動則較低，并且由于此波動是拉高波動，對電路的輸出信號影響很小。

參考圖8C，圖5、圖6、圖7中的移位寄存器電路的輸出波形與圖2中移位寄存器電路的輸出波形基本一致，因此上述不同的連接方式不會影響本公開技術方案的單一性。

在上述示例性實施例中，所有晶體管均為P型晶體管；但本領域所屬技術人員很容易得出本發明所提供的移位寄存器電路可以輕易改成全為N型薄膜晶體管的移位寄存器電路。采用全P型薄膜晶體管具有以下優點，例如對噪聲抑制力強；例如由于是低電平導通，而充電管理中低電平較容易實現當然，本發明所提供的移位寄存器電路也可以輕易改為CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)電路等等；并不局限于本實施例中的所提供的移位寄存器電路，在此不再贅述。當所有晶體管均為P型晶體管時，第一電壓信號VGH可以為高電平信號，第二電壓信號VGL可以為低電平信號。當所有晶體管均為N型晶體管時，第一電壓信號VGH可以為低電平信號，第二電壓信號VGL可以為高電平信號。

本公開提供的移位寄存器電路在僅使用兩個時鐘信號的條件下，只利用七個晶體管就保證了移位寄存器電路的第一節點以及第二節點的有源輸入，降低了第二時鐘信號CK2的跳變通過寄生電容耦合作用對上述節點的影響，使輸出信號VOUT得以穩定輸出。相比于現有技術，本公開的移位寄存器電路在維持了節點電壓穩定、改善了輸出信號的穩定性的同時，節省了成本。

進一步的，本示例實施方式中還提供一種顯示裝置。該顯示裝置包括多個使用由本公開示例實施方式提供的移位寄存器電路組成的柵極驅動電路。由于上述移位寄存器電路可以使輸出信號更穩定，從而使柵極驅動電路的輸出信號更穩定，本公開提供的顯示裝置可以實現更穩定的輸出，提高顯示品質。

本領域技術人員在考慮說明書及實踐這里公開的發明后，將容易想到本公開的其它實施方案。本申請旨在涵蓋本公開的任何變型、用途或者適應性變化，這些變型、用途或者適應性變化遵循本公開的一般性原理并包括本公開未公開的本技術領域中的公知常識或慣用技術手段。說明書和實施例僅被視為示例性的，本公開的真正范圍和精神由所附的權利要求指出。