本發明涉及集成電路技術領域，尤其涉及一種帶隙基準源電路。

背景技術：

隨著科技學技術的發展進步，尤其是在集成電路領域，帶隙基準源電路在模擬集成電路、及系統集成芯片中都有非常廣泛的應用。如圖1為現有的帶隙基準源電路，包括由運算放大器A1以及兩個PMOS管M1和M2構成的負反饋電路，該負反饋電路對具有正溫度系數和負溫度系數的雙極型晶體管Q1和Q2的兩條支路的電壓進行負反饋，在雙極型晶體管Q2的支路包括與雙極型晶體管Q2串聯的電阻器R1，通過運算放大器A1的輸出電壓來控制雙極型晶體管Q1和Q2兩條支路上的電流，達到對兩條支路的電壓進行負反饋的目的。但是，在現有的制造工藝中，并不能保證每個電子元器件的的工作參數都是完全相同的，在制造過程中會存在參數的差異，而這些差異會讓電路中的M1和M2之間產生失配，同時整個帶隙基準源電路產生的基準電壓也存在差異，導致最終輸出的基準電壓的輸出不穩定，且精度較低。

技術實現要素：

本發明提供了一種帶隙基準源電路，旨在解決現有帶隙基準源電路在調整產生基準電壓過程中，會由于出現電路失配而導致輸出的基準電壓不穩定、精度較低的技術問題。

為解決上述技術問題，本發明提供了一種寬位累加器電路，包括：負反饋電路和具有正溫度系數和負溫度系數的雙極性晶體管的兩條基本支路，所述負反饋電路對所述兩條基本支路的電壓進行負反饋，以及第一運算放大器和基準電壓輸出支路，所述基準電壓輸出支路包括串聯電連接的第一PMOS管和第一雙極性晶體管，所述第一雙極性晶體管與所述基本支路的雙極性晶體管的類型相同；所述第一運算放大器的兩個輸入端中的一端連接到一條所述基本支路中的雙極性晶體管控制端，另一端連接到所述基準電壓輸出支路的第一雙極性晶體管控制端；所述第一PMOS管的柵極與所述第一運算放大器的輸出端連接，所述第一PMOS管的源極連接到電壓VCC端，漏極為所述基準電壓輸出端。

進一步的，所述反饋電路包括第二運算放大器、尺寸相同的第二PMOS管和第三PMOS管；所述第二PMOS管與所述第三PMOS管共柵極，且兩個源極都連接到電壓VCC端，兩個漏極分別與所述兩條基本支路中的雙極性晶體管的控制端電連接，所述兩條基本支路中的雙極性晶體管的控制端還分別與所述第二運算放大器的兩個輸入端電連接，所述第二運算放大器的輸出端連接到所述第二PMOS管和第三PMOS管的柵極。

進一步的，所述兩條基本支路中的雙極性晶體管為PNP型晶體管，所述雙極性晶體管的基極和集電極均接地，發射極為所述雙極性晶體管的控制端。

進一步的，未與所述第一運算放大器輸入端相連的一條所述基本支路還包括一個第一調整電阻，所述第一調整電阻連接在雙極性晶體管的發射極和該基本支路對應的PMOS管漏極與所述第二運算放大器的輸入端的連接點之間。

進一步的，與所述第一運算放大器輸入端相連的一條所述基本支路中的雙極性晶體管為PNP三極管，所述未與所述第一運算放大器輸入端相連的一條所述基本支路中的雙極性晶體管包括N個與所述PNP三極管尺寸大小相同的三極管，N為正整數。

進一步的，所述基準電壓輸出支路還包括第二調整電阻，所述第二調整電阻連接在所述基準電壓輸出端和所述第一雙極性晶體管控制端與所述第一運算放大器的輸入端的連接點之間。

進一步的，所述第一雙極性晶體管為與所述PNP三極管尺寸大小相同的三極管。

本發明的有益效果是：

本發明提供了一種新的帶隙基準源電路，通過在現有的細帶基準源電路的基礎上，在其輸出端上設置一個新的基準電壓產生電路，包括第一運算放大器和基準電壓輸出支路，所述基準電壓輸出支路包括串聯電連接的第一PMOS管和第一雙極性晶體管，所述第一運算放大器的兩個輸入端中的一端連接到一條所述基本支路中的雙極性晶體管控制端，另一端連接到所述基準電壓輸出支路的第一雙極性晶體管控制端；所述第一PMOS管的柵極與所述第一運算放大器的輸出端連接，所述第一PMOS管的源極連接到電壓VCC端，漏極為所述基準電壓輸出端；通過設置第一運算放大器的反饋作用，使得第一晶體管的控制端的電壓與兩個基本支路上的雙極性晶體管的控制端上的電壓相等，從而避免了出現電路失配而導致輸出的基準電壓失調的現象，從而提高了基準電壓的精準度。

在本發明中，還在兩個基本支路中的其中一個支路雙極性晶體管的發射極和該基本支路對應的PMOS管漏極與第二運算放大器的輸入端的連接點之間設置第一調整電阻，以及在所述基準電壓輸出端和所述第一雙極性晶體管控制端與所述第一運算放大器的輸入端的連接點之間設置第二調整電阻，通過調整兩個電阻之間的比例使得基準電壓輸出端成為具零溫度系數的基準電壓，進一步提高了輸出基準電壓的精度，也避免了第二PMOS管和第三PMOS管出現失配的問題。

附圖說明

圖1為現有的帶隙基準源電路的結構示意圖；

圖2為本發明實施例提供的帶隙基準源電路的電路連接示意圖。

具體實施方式

下面通過具體實施方式結合附圖對本發明提出的方案作進一步詳細說明。

第一實施例：

請參見圖2，圖2為本發明實施例提供的帶隙基準源電路的電路連接示意圖，由圖1可知，在本實施例中，本發明提供的帶隙基準源電路包括：負反饋電路10、具有正溫度系數和負溫度系數的雙極性晶體管的兩條基本支路11、第一運算放大器12和基準電壓輸出支路13，其中，所述負反饋電路10對所述兩個基本支路11的電壓進行負反饋；所述基準電壓輸出支路13包括串聯電連接的第一PMOS管131和第一雙極性晶體管132，所述第一雙極性晶體管132與所述基本支路11的雙極性晶體管的類型相同，所述第一運算放大器12的兩個輸入端中的一端連接到一條所述基本支路11中的雙極性晶體管控制端，另一端連接到所述基準電壓輸出支路13的第一雙極性晶體管132控制端；所述第一PMOS管131的柵極與所述第一運算放大器12的輸出端連接，所述第一PMOS管131的源極連接到電壓VCC端，漏極為所述基準電壓輸出端。

如圖2所示，所述負反饋電路10包括第二運算放大器101、第二PMOS管102和第三PMOS管103，其中所述第二PMOS管102和第三PMOS管103采用的是尺寸相同的PMOS管，這里的尺寸相同可以理解為是PMOS開關管的工作參數基本相同，所述第二PMOS管102和第三PMOS管103的柵極相互連接，兩個源極也相互連接并且連接到電源的VCC端，兩個漏極分別與所述兩條基本支路中的雙極性晶體管的控制端電連接，具體的兩條基本支路分別為與第二PMOS管102連接的第一基本支路和與第三PMOS管103連接的第二基本支路，所述第二PMOS管102的漏極與第一基本支路上的第二雙極性晶體管111的控制端連接，所述第三PMOS管102的漏極與第二基本支路上的第三雙極性晶體管112的控制端連接。

在本實施例中，所述第二雙極性晶體管111和第三雙極性晶體管112的控制端還與所述第二運算放大器101的兩個輸出端連接，如圖2所示，所述第二雙極性晶體管111的控制端與第二運算放大器101的同相輸入端連接，所述第三雙極性晶體管112的控制端與第二運算放大器101的反相輸入端連接，所述第二運算放大器101的輸出端連接到所述第二PMOS管102和第三PMOS管103的柵極。

優選的，所述兩個基本支路中的雙極性晶體管為PNP型晶體管，所述第二雙極性晶體管111和所述第三雙極性晶體管112的基極和集電極均接地，發射極為所述雙極性晶體管的控制端。

在本實施例中，所述兩個基本支路11中的其中一條支路上還設置有第一調整電阻113，其中，所述第一調整電阻113設置在所述兩個基本支路11中未與第一運算放大器12連接的一條基本支路上，并且是連接在雙極性晶體管的發射極和該基本支路對應的PMOS管漏極與所述第二運算放大器101的輸入端的連接點之間。

進一步的，所述未與所述第一運算放大器輸入端相連的一條所述基本支路中的雙極性晶體管的尺寸與所述與第一運算放大器輸入端相連的所述基本支路中的雙極性晶體管相同，均采用的是PNP型晶體管，并且所述未與所述第一運算放大器輸入端相連的一條所述基本支路中的雙極性晶體管包括N個，N為正整數，該N個PNP三極管是通過并聯或者串聯或者混聯的方式連接在一起，優選的，PNP型晶體管為PNP三極管。

在本實施例例中，所述基準電壓輸出支路13還包括第二調整電阻134，具體連接在所述基準電壓輸出端和所述第一雙極性晶體管132控制端與所述第一運算放大器12的輸入端的連接點之間。優選的，所述第一雙極性晶體管132為PNP三極管，其尺寸與第三雙極性晶體管的尺寸相同。

在本實施例例中，該帶隙基準電路的工作原理為：通過第二運算放大器101的作用，在其工作時兩個輸入端之間形成虛短的狀態，使得V1和V2的電位相同，所以第一調整電阻113兩端電壓即是兩個PNP三極管的V_EB電壓差，。假設雙極性晶體管111和雙極性晶體管112均是物理上完全匹配的PNP三極管并聯而成，并且雙極性晶體管111的個數和雙極性晶體管112的個數是1：n的比例，并且從第二PMIOS管102到第二雙極型晶體管111和從第三PMOS管103到第三雙極型晶體管112電流相等，均為I。則分布在第一調整電阻113上的電壓V_R1＝V_EBQ1-V_EBQ2，所以第一調整電阻113上的電壓是一個和絕對溫度成正比的變量，由于雙極型器件的V_BE電壓本身是一個負溫度系數，所以可以通過產生一個電壓vref＝V_BE+R2/R1*V_Tln(n)，其中，V_BE為第一雙極性晶體管的基極和發射極之間的電位差，V_T為常數，等于帶隙基準源電路的帶隙電壓，適當調整電阻R2和R1的比例，就可以使得vref成為具有零溫度系數的基準電壓，優選的，當調整至R2/R1*V_Tln(n)約等于17.2時，即可保證輸出的基準電壓是一個精度較高且相對穩定的電壓值1.25V。

對于設置在第三雙極性晶體管112和第一雙極性晶體管132控制端之間的第一運算放大器12，在電路處于工作狀態時，保證第一調整電阻113的阻值不變，也即是保持第三雙極性晶體管112控制端V2上的電位不變，當基準電壓輸出支路13中的V3連接點的電位發生變化時，V3的電位值通過第一運算放大器12的反饋至第一PMOS管131的柵極，從而控制第一PMOS管131漏極上的電流，從而實現調整輸出的基準電壓，同時，在第一運算放大器12的作用下，使得兩個輸入端之間形成虛短的狀態，使得V2和V3的電位相同，進一步的，在通過第一運算放大器12進行負反饋調整的基礎上，還可以通過第二調整電阻134來實現進一步的調整，從而大大提高對基準電壓輸出精度的控制，簡單的可以將輸出的基準電壓vref理解為等于V3的電位與第二調整電阻上的電壓之和。

為了能實現輸出基準電壓的精準度更加高，優選的，本實施例選擇將該電路上的第二PMOS管102和第三PMOS管103的尺寸相同，第一PMOS管134的尺寸可以選擇與第二PMOS管102的相同，也可以不相同，優選的，都采用工作參數相同的PMOS管來實現，這樣避免了由于PMOS管之間的參數差異導致輸出的基準電壓會存在差異的現象，當然，也可以選擇不相同的，但是，最終輸出的基準電壓的精準度不是很高。

在本實施例中，上述的第一PMOS管134、第二PMOS管102和第三PMOS管103除了采用PMOS管之外，還可以采用NMOS管，這時，該電路的連接關系也應當根據NMOS管的導通條件進行相應的調整；同理雙極性晶體管除了PNP三級管之外，也可以使用NPN三極管，其連接關系也應當根據NPN三極管的導通條件進行相應的調整。

綜上所述，通過本發明的實施，至少存在以下有益效果：

本發明提供了一種帶隙基準源電路，在現有的帶隙基準源電路的基礎上，設置第一運算放大器和基準電壓輸出支路，所述基準電壓輸出支路包括串聯電連接的第一PMOS管和第一雙極性晶體管，所述第一運算放大器的兩個輸入端中的一端連接到一條所述基本支路中的雙極性晶體管控制端，另一端連接到所述基準電壓輸出支路的第一雙極性晶體管控制端；所述第一PMOS管的柵極與所述第一運算放大器的輸出端連接，所述第一PMOS管的源極連接到電壓VCC端，漏極為所述基準電壓輸出端，通過第一運算放大器實現將輸出基準電壓反饋至第一PMOS管上，對第一PMOS管的輸出進行反饋控制，從而實現了基準電壓的輸出控制，解決了由于器件之間的失配而影響輸出的電壓的精度。

進一步的，還在基準電壓輸出支路上設置有第二調整電電阻，通過該電阻也可實現對基準電壓的進行調整，大大提高了電壓的精度控制。

以上內容是結合具體的實施方式對本發明實施例所作的進一步詳細說明，不能認定本發明的具體實施只局限于這些說明。對于本發明所屬技術領域的普通技術人員來說，在不脫離本發明構思的前提下，還可以做出若干簡單推演或替換，都應當視為屬于本發明的保護范圍。