專利名稱：不同時(shí)鐘域無毛刺時(shí)鐘切換電路的實(shí)現(xiàn)方法及電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種不同時(shí)鐘域無毛刺時(shí)鐘切換電路的實(shí)現(xiàn)方法。本發(fā)明還涉及一種不同時(shí)鐘域無毛刺時(shí)鐘切換電路。
背景技術(shù)：
在當(dāng)前的芯片設(shè)計(jì)中，越來越多的使用多時(shí)鐘設(shè)計(jì)，時(shí)鐘之間的實(shí)時(shí)切換也成為了必不可少的操作。如果用類似于選擇器的電路來對兩個(gè)異步時(shí)鐘進(jìn)行切換，切換后的時(shí)鐘很可能會有毛刺產(chǎn)生，如果把這個(gè)毛刺當(dāng)成正常的時(shí)鐘脈沖，很可能出現(xiàn)數(shù)據(jù)和信號的錯(cuò)誤改變，這可能會引發(fā)致命的系統(tǒng)錯(cuò)誤。對于異步時(shí)鐘的無毛刺切換有非常經(jīng)典的電路。對于兩兩時(shí)鐘切換，主要思路是將時(shí)鐘選擇信號和另一路時(shí)鐘的無效信號相與，對相與后的信號進(jìn)行上升沿和下降沿的兩級采樣后再作為時(shí)鐘使能輸出時(shí)鐘。該電路在兩路時(shí)鐘都存在的情況下能夠?qū)崿F(xiàn)時(shí)鐘的無毛刺切換，但是如果所選時(shí)鐘突然停止，則無法成功地將時(shí)鐘切換到另一路時(shí)鐘。因?yàn)闀r(shí)鐘選擇電路本身是時(shí)序邏輯，如果在選擇另一路時(shí)鐘時(shí)當(dāng)前所選時(shí)鐘已經(jīng)停止，則無法輸出時(shí)鐘無效信號，另一路時(shí)鐘也無法被選擇。比如，在雙界面卡中有接觸和非接兩種接口時(shí)鐘，這兩種時(shí)鐘在系統(tǒng)內(nèi)部都會用到，由于雙界面卡的工作模式會實(shí)時(shí)切換，接口時(shí)鐘的突然停止是經(jīng)常發(fā)生的，在這種情況下，經(jīng)典的時(shí)鐘切換電路將無法實(shí)現(xiàn)時(shí)鐘切換，這可能會使得系統(tǒng)無法正常工作。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種不同時(shí)鐘域無毛刺時(shí)鐘切換電路的實(shí)現(xiàn)方法，能在不同時(shí)鐘域時(shí)鐘切換過程中無毛刺產(chǎn)生，并且無論待切換時(shí)鐘存在與否都能夠?qū)崿F(xiàn)指定的切換；為此，本發(fā)明還有提供一種不同時(shí)鐘域無毛刺時(shí)鐘切換電路。為解決上述技術(shù)問題，本發(fā)明的不同時(shí)鐘域無毛刺時(shí)鐘切換電路的實(shí)現(xiàn)方法，是采用如下技術(shù)方案實(shí)現(xiàn)的:步驟1、將所有待切換的時(shí)鐘同步到同一高頻時(shí)鐘，每個(gè)同步后的待切換時(shí)鐘以原有的周期和聞?lì)l時(shí)鐘的脈沖呈現(xiàn)；步驟2、采用第一級時(shí)鐘切換電路，在第一級時(shí)鐘選擇信號的控制下，對同步后的待切換時(shí)鐘進(jìn)行門控，產(chǎn)生第一級門控后的待切換時(shí)鐘，將兩個(gè)經(jīng)第一級門控后產(chǎn)生的待切換時(shí)鐘相或，產(chǎn)生第二級待切換時(shí)鐘；如果不需要第二級時(shí)鐘切換，則經(jīng)或運(yùn)算產(chǎn)生的時(shí)鐘就是切換后的最終時(shí)鐘；如果需要第二級時(shí)鐘切換則執(zhí)行步驟3 ；步驟3、采用第二級時(shí)鐘切換電路，在第二級時(shí)鐘選擇信號的控制下，對第二級待切換時(shí)鐘進(jìn)行門控，產(chǎn)生第二級門控后的待切換時(shí)鐘，將兩個(gè)經(jīng)第二級門控后產(chǎn)生的待切換時(shí)鐘相或，產(chǎn)生第三級待切換時(shí)鐘，如果不需要第三級時(shí)鐘切換，則經(jīng)或運(yùn)算產(chǎn)生的時(shí)鐘就是切換后的最終時(shí)鐘；步驟4、如果還有多級時(shí)鐘切換，則采用與步驟3相同的方法進(jìn)行下一級的時(shí)鐘切換過程；直至完成時(shí)鐘切換為止。本發(fā)明的不同時(shí)鐘域無毛刺時(shí)鐘切換電路，包括:第一時(shí)鐘同步電路、第二時(shí)鐘同步電路、第三時(shí)鐘同步電路和第四時(shí)鐘同步電路，分別對應(yīng)將輸入的待切換的異步時(shí)鐘clkO_async_1、clkl_async_1、clk2_async_i和clk3_async_i用同一高頻時(shí)鐘采樣，同步到時(shí)鐘周期不變，但以高頻時(shí)鐘脈沖呈現(xiàn)的高頻時(shí)鐘，作為冋步后的待切換時(shí)鐘；第一時(shí)鐘切換電路，在第一級時(shí)鐘選擇信號的控制下，對第一時(shí)鐘同步電路和第時(shí)鐘冋步電路輸出的冋步后的待切換時(shí)鐘進(jìn)彳丁門控，廣生弟一級丨]控后的待切換時(shí)鐘，并將兩個(gè)經(jīng)第一級門控后產(chǎn)生的待切換時(shí)鐘相或，產(chǎn)生第二級待切換時(shí)鐘A ;第二時(shí)鐘切換電路，在第一級時(shí)鐘選擇信號的控制下，對第三時(shí)鐘同步電路和第四時(shí)鐘同步電路輸出的同步后的待切換時(shí)鐘進(jìn)行門控，產(chǎn)生第一級門控后的待切換時(shí)鐘，并將兩個(gè)經(jīng)第一級門控后產(chǎn)生的待切換時(shí)鐘相或，產(chǎn)生第二級待切換時(shí)鐘B ；第三時(shí)鐘切換電路，在第二級時(shí)鐘選擇信號的控制下，對第二級待切換時(shí)鐘A和第二級待切換時(shí)鐘B進(jìn)行門控，產(chǎn)生兩個(gè)第二級門控后的待切換時(shí)鐘，將兩個(gè)經(jīng)第二級門控后廣生的待切換時(shí)鐘相或，廣 生切換后的最終時(shí)鐘。本發(fā)明將所有待切換時(shí)鐘同步到同一高頻時(shí)鐘，所有待切換時(shí)鐘以原有的周期和高頻時(shí)鐘的脈沖呈現(xiàn)，時(shí)鐘選擇信號也與高頻時(shí)鐘同步，這樣時(shí)鐘之間就可以根據(jù)時(shí)鐘選擇信號實(shí)時(shí)的進(jìn)行切換而不會出現(xiàn)毛刺，并且無論待切換時(shí)鐘是否存在，切換電路都能夠根據(jù)時(shí)鐘選擇信號將時(shí)鐘成功切換。本發(fā)明與現(xiàn)有的無毛刺時(shí)鐘切換電路實(shí)現(xiàn)方法相比，除了能夠?qū)崿F(xiàn)異步時(shí)鐘之間的無毛刺切換，并且能夠在當(dāng)前時(shí)鐘停止的情況下也能實(shí)現(xiàn)時(shí)鐘的切換，這在雙界面智能卡中十分重要。


下面結(jié)合附圖與具體實(shí)施方式
對本發(fā)明作進(jìn)一步詳細(xì)的說明:圖1是本發(fā)明一實(shí)施例不同時(shí)鐘域無毛刺時(shí)鐘切換電路原理圖；圖2是圖1中時(shí)鐘同步電路原理圖；圖3是圖1中時(shí)鐘切換電路原理圖；圖4是所述不同時(shí)鐘域無毛刺時(shí)鐘切換電路的實(shí)現(xiàn)方法流程圖。
具體實(shí)施例方式結(jié)合圖4所示，所述不同時(shí)鐘域無毛刺時(shí)鐘切換電路的實(shí)現(xiàn)方法，用高頻時(shí)鐘采樣待切換的時(shí)鐘，檢測待切換時(shí)鐘的上升沿，并以此作為時(shí)鐘門控使能信號，產(chǎn)生時(shí)鐘周期不變但脈沖為高頻時(shí)鐘脈沖的待切換時(shí)鐘。用與高頻時(shí)鐘同步的時(shí)鐘選擇信號對待切換時(shí)鐘分別進(jìn)行門控，將兩個(gè)經(jīng)門控后產(chǎn)生的待切換時(shí)鐘相或，產(chǎn)生本級時(shí)鐘的切換結(jié)果。如果有多級時(shí)鐘切換，則上一級時(shí)鐘切換的輸出作為下一級時(shí)鐘切換的輸入繼續(xù)進(jìn)行切換，直到完成所有的時(shí)鐘切換。圖1是本發(fā)明的一實(shí)施例，能夠?qū)崿F(xiàn)兩級不同時(shí)鐘域無毛刺時(shí)鐘切換的電路，其包括:第一時(shí)鐘同步電路、第二時(shí)鐘同步電路、第三時(shí)鐘同步電路和第四時(shí)鐘同步電路，分別對應(yīng)將輸入的待切換的時(shí)鐘(異步時(shí)鐘)clkO_async_1、clkl_async_1、clk2_async_i和clk3_aSync_i用同一高頻時(shí)鐘采樣，同步到時(shí)鐘周期不變(即保持輸入的待切換的時(shí)鐘原有時(shí)鐘周期)但以高頻時(shí)鐘脈沖呈現(xiàn)的高頻時(shí)鐘，作為同步后的待切換時(shí)鐘。第一時(shí)鐘切換電路(第一級時(shí)鐘切換電路)，在第一級時(shí)鐘選擇信號的控制下，對第一時(shí)鐘同步電路和第二時(shí)鐘同步電路輸出的同步后的待切換時(shí)鐘進(jìn)行門控，產(chǎn)生第一級I ]控后的待切換時(shí)鐘，并將兩個(gè)經(jīng)弟一級丨]控后廣生的待切換時(shí)鐘相或，廣生弟_■級待切換時(shí)鐘A。第二時(shí)鐘切換電路(第一級時(shí)鐘切換電路)，在第一級時(shí)鐘選擇信號的控制下，對第三時(shí)鐘同步電路和第四時(shí)鐘同步電路輸出的同步后的待切換時(shí)鐘進(jìn)行門控，產(chǎn)生第一級I ]控后的待切換時(shí)鐘，并將兩個(gè)經(jīng)弟一級丨]控后廣生的待切換時(shí)鐘相或，廣生弟_■級待切換時(shí)鐘B。第三時(shí)鐘切換電路(第二級時(shí)鐘切換電路)，在第二級時(shí)鐘選擇信號的控制下，對第二級待切換時(shí)鐘A和第二級待切換時(shí)鐘B進(jìn)行門控，產(chǎn)生兩個(gè)第二級門控后的待切換時(shí)鐘，將兩個(gè)經(jīng)弟~.級I ]控后廣生的待切換時(shí)鐘相或，廣生切換后的最終時(shí)鐘。圖2是時(shí)鐘同步電路一實(shí)施例原理圖。該時(shí)鐘同步電路包括:三個(gè)依次串聯(lián)連接的第一 D觸發(fā)器DFF1、第二 D觸發(fā)器DFF2和第三D觸發(fā)器DFF3。一第一與門ANDl，其一輸入端與第二 D觸發(fā)器DFF2的數(shù)據(jù)輸出端Q和第三D觸發(fā)器DFF3的數(shù)據(jù)輸入端D相連接，第三D觸發(fā)器DFF3的數(shù)據(jù)輸出端Q經(jīng)一反相器與第一與門ANDl的另一輸入端相 連接。—第一鎖存器SCl,其數(shù)據(jù)輸入端D與所述第一與門ANDl的輸出端相連接。—第二與門AND2,其一輸入端與所述第一鎖存器SCl的數(shù)據(jù)輸出端Q相連接。所述第一 D觸發(fā)器DFFl的時(shí)鐘輸入端CLK、第二 D觸發(fā)器DFF2的時(shí)鐘輸入端CLK、第三D觸發(fā)器DFF3的時(shí)鐘輸入端CLK和第二與門AND2的另一輸入端輸入高頻時(shí)鐘clk_high_freq,該高頻時(shí)鐘clk_high_freq經(jīng)一反相器輸入所述第一鎖存器SCl的時(shí)鐘輸入端CLK。所述第一 D觸發(fā)器DFFl的數(shù)據(jù)輸入端D輸入待切換的時(shí)鐘(異步時(shí)鐘)clk_async_i。圖2中虛線框內(nèi)的第一鎖存器SCl和第二與門AND2組成時(shí)鐘門控電路。第一鎖存器SCl在高頻時(shí)鐘clk_high_freq的低電平期間將第一與門ANDl的輸出EN鎖存到該第一鎖存器SCl的輸出ENL ;當(dāng)高頻時(shí)鐘clk_high_freq上升沿來臨時(shí)，如果第一鎖存器SCl的輸出ENL為高電平，則所述第二與門AND2的輸出信號clk_sync隨高頻時(shí)鐘clk_high_freq變化；如果第一鎖存器SCl的輸出ENL為低電平，則第二與門AND2的輸出信號clk_sync持續(xù)為低電平。圖3是時(shí)鐘切換電路一實(shí)施例原理圖。該時(shí)鐘切換電路包括:一反相器FX,其輸入端輸入時(shí)鐘選擇信號select_i。一第二鎖存器SC2，其數(shù)據(jù)輸入端D與所述反相器FX的輸出端相連接，同步后的待切換時(shí)鐘clkO_sync經(jīng)一反相器輸入所述第二鎖存器SC2的時(shí)鐘輸入端CLK。一第三與門AND3，其一輸入端與所述第二鎖存器SC2的數(shù)據(jù)輸出端Q相連接，另一輸入端輸入經(jīng)同步后的待切換時(shí)鐘clk0_sync。一第三鎖存器SC3，其數(shù)據(jù)輸入端D輸入時(shí)鐘選擇信號select」，同步后的待切換時(shí)鐘clkl_Sync經(jīng)一反相器輸入所述第三鎖存器SC3的時(shí)鐘輸入端CLK。一第四與門AND4，其一輸入端與所述第三鎖存器SC3的數(shù)據(jù)輸出端Q相連接，另一輸入端輸入經(jīng)同步后的待切換時(shí)鐘clkl_sync。—或門0R，其一輸入端與第三與門AND3的輸出端相連接，輸入經(jīng)門控后產(chǎn)生的待切換時(shí)鐘clkO ;另一輸入端與第四與門AND4的輸出端相連接，輸入經(jīng)門控后產(chǎn)生的待切換時(shí)鐘clkl ;廣生下一級待切換時(shí)鐘或切換后的最終時(shí)鐘elk。圖3中虛線框內(nèi)的鎖存器SC和與門AND組成時(shí)鐘門控電路。第二鎖存器SC2在同步后的待切換時(shí)鐘clk0_sync的低電平期間，將反相器FX的輸出ENO鎖存到該第二鎖存器SC2的輸出ENL0。當(dāng)同步后的待切換時(shí)鐘clk0_sync上升沿來臨時(shí)，如果第二鎖存器SC2的輸出ENLO為高電平，則第三與門AND3的輸出信號clkO隨同步后的待切換時(shí)鐘clk0_sync變化；如果第二鎖存器SC2的輸出ENLO為低電平，則第三與門AND3的輸出信號clkO持續(xù)為低電平。同理，第三鎖存器SC3在同步后的待切換時(shí)鐘clkl_Sync的低電平期間將時(shí)鐘選擇信號select_i鎖存到第三鎖存器SC3的輸出ENLl。當(dāng)同步后的待切換時(shí)鐘clkl_sync上升沿來臨時(shí)，如果第三鎖存器SC3的輸出ENLl為高電平，則第四與門AND4的輸出信號clkl隨同步后的待切換clkl_sync變化；如果第三鎖存器SC3的輸出ENLl為低電平，則第四與門AND4的輸出信號clkl持續(xù)為低電平。由于第二鎖存器SC2的輸出ENO和第三鎖存器SC3的輸出ENl是相反的信號，因此經(jīng)門控后產(chǎn)生的待切換時(shí)鐘clkO和clkl不會同時(shí)為高電平，它們相或之后的輸出信號elk也不會有毛刺產(chǎn)生。以上通過具體實(shí)施方式
和實(shí)施例對本發(fā)明進(jìn)行了詳細(xì)的說明，但這些并非構(gòu)成對本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領(lǐng)域的技術(shù)人員還可做出許多變形和改進(jìn)，這些也應(yīng)視為本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種不同時(shí)鐘域無毛刺時(shí)鐘切換電路的實(shí)現(xiàn)方法，其特征在于，包括如下步驟: 步驟1、將所有待切換的時(shí)鐘同步到同一高頻時(shí)鐘，每個(gè)同步后的待切換時(shí)鐘以原有的周期和高頻時(shí)鐘的脈沖呈現(xiàn)； 步驟2、采用第一級時(shí)鐘切換電路，在第一級時(shí)鐘選擇信號的控制下，對同步后的待切換時(shí)鐘進(jìn)行門控，產(chǎn)生第一級門控后的待切換時(shí)鐘，將兩個(gè)經(jīng)第一級門控后產(chǎn)生的待切換時(shí)鐘相或，產(chǎn)生第二級待切換時(shí)鐘，如果不需要第二級時(shí)鐘切換，則經(jīng)或運(yùn)算產(chǎn)生的時(shí)鐘就是切換后的最終時(shí)鐘；如果需要第二級時(shí)鐘切換則執(zhí)行步驟3 ; 步驟3、采用第二級時(shí)鐘切換電路，在第二級時(shí)鐘選擇信號的控制下，對第二級待切換時(shí)鐘進(jìn)行門控，產(chǎn)生第二級門控后的待切換時(shí)鐘，將兩個(gè)經(jīng)第二級門控后產(chǎn)生的待切換時(shí)鐘相或，產(chǎn)生第三級待切換時(shí)鐘，如果不需要第三級時(shí)鐘切換，則經(jīng)或運(yùn)算產(chǎn)生的時(shí)鐘就是切換后的最終時(shí)鐘； 步驟4、如果還有多級時(shí)鐘切換，則采用與步驟3相同的方法進(jìn)行下級時(shí)鐘的切換過程；直至完成時(shí)鐘切換為止。
2.如權(quán)利要求1所述的方法，其特征在于:采用高頻時(shí)鐘檢測待切換時(shí)鐘的上升沿或者下降沿，并以此 作為時(shí)鐘門控使能信號，通過門控電路產(chǎn)生以原有的周期和高頻時(shí)鐘的脈沖呈現(xiàn)的同步后的待切換時(shí)鐘。
3.如權(quán)利要求1所述的方法，其特征在于:所述多級時(shí)鐘切換是在兩兩時(shí)鐘切換的基礎(chǔ)上進(jìn)行切換的。
4.一種不同時(shí)鐘域無毛刺時(shí)鐘切換的電路，其特征在于，包括: 第一時(shí)鐘同步電路、第二時(shí)鐘同步電路、第三時(shí)鐘同步電路和第四時(shí)鐘同步電路，分別對應(yīng)將輸入的待切換的異步時(shí)鐘clkO_async_1、clkl_async_1、clk2_async_i和clk3_async」用同一高頻時(shí)鐘采樣，同步到時(shí)鐘周期不變，但以高頻時(shí)鐘脈沖呈現(xiàn)的高頻時(shí)鐘，作為冋步后的待切換時(shí)鐘； 第一時(shí)鐘切換電路，在第一級時(shí)鐘選擇信號的控制下，對第一時(shí)鐘同步電路和第二時(shí)鐘冋步電路輸出的冋步后的待切換時(shí)鐘進(jìn)彳丁門控，廣生弟一級丨 控后的待切換時(shí)鐘，并將兩個(gè)經(jīng)第一級門控后產(chǎn)生的待切換時(shí)鐘相或，產(chǎn)生第二級待切換時(shí)鐘A ； 第二時(shí)鐘切換電路，在第一級時(shí)鐘選擇信號的控制下，對第三時(shí)鐘同步電路和第四時(shí)鐘冋步電路輸出的冋步后的待切換時(shí)鐘進(jìn)彳丁門控，廣生弟一級丨]控后的待切換時(shí)鐘，并將兩個(gè)經(jīng)第一級門控后產(chǎn)生的待切換時(shí)鐘相或，產(chǎn)生第二級待切換時(shí)鐘B ； 第三時(shí)鐘切換電路，在第二級時(shí)鐘選擇信號的控制下，對第二級待切換時(shí)鐘A和第二級待切換時(shí)鐘B進(jìn)行門控，產(chǎn)生兩個(gè)第二級門控后的待切換時(shí)鐘，將兩個(gè)經(jīng)第二級門控后產(chǎn)生的待切換時(shí)鐘相或，產(chǎn)生切換后的最終時(shí)鐘。
5.如權(quán)利要求4所述的電路，其特征在于，所述時(shí)鐘同步電路包括: 三個(gè)依次串聯(lián)連接的第一 D觸發(fā)器、第二 D觸發(fā)器和第三D觸發(fā)器；。
一第一與門，其一輸入端與第二 D觸發(fā)器的數(shù)據(jù)輸出端和第三D觸發(fā)器的數(shù)據(jù)輸入端相連接，第三D觸發(fā)器的數(shù)據(jù)輸出端經(jīng)一反相器與第一與門的另一輸入端相連接； 一第一鎖存器，其數(shù)據(jù)輸入端與所述第一與門的輸出端相連接； 一第二與門，其一輸入端與所述第一鎖存器的數(shù)據(jù)輸出端相連接； 所述第一 D觸發(fā)器的時(shí)鐘輸入端、第二 D觸發(fā)器的時(shí)鐘輸入端、第三D觸發(fā)器的時(shí)鐘輸入端和第二與門的另一輸入端輸入高頻時(shí)鐘clk_high_freq,該高頻時(shí)鐘clk_high_freq經(jīng)一反相器輸入所述第一鎖存器的時(shí)鐘輸入端； 所述第一 D觸發(fā)器的數(shù)據(jù)輸入端輸入待切換的異步時(shí)鐘clk_async_i。
6.如權(quán)利要求5所述的電路,其特征在于,所述第一鎖存器在高頻時(shí)鐘clk_high_freq的低電平期間將第一與門的輸出EN鎖存到該第一鎖存器的輸出ENL ;當(dāng)高頻時(shí)鐘clk_high_freq上升沿來臨時(shí)，如果第一鎖存器的輸出ENL為高電平，則所述第二與門的輸出信號clk_Sync隨高頻時(shí)鐘clk_high_freq變化；如果第一鎖存器的輸出ENL為低電平，則第二與門的輸出信號clk_sync持續(xù)為低電平。
7.如權(quán)利要求4所述的電路，其特征在于，所述時(shí)鐘切換電路包括: 一反相器，其輸入端輸入時(shí)鐘選擇信號select」； 一第二鎖存器，其數(shù)據(jù)輸入端與所述反相器的輸出端相連接，同步后的待切換時(shí)鐘clkO_sync經(jīng)一反相器輸入所述第二鎖存器的時(shí)鐘輸入端； 一第三與門，其一輸入端與所述第二鎖存器的數(shù)據(jù)輸出端相連接，另一輸入端輸入經(jīng)同步后的待切換時(shí)鐘clkO_sync ； 一第三鎖存器,其數(shù)據(jù)輸入端輸入時(shí)鐘選擇信號select_i,同步后的待切換時(shí)鐘clkl_sync經(jīng)一反相器輸入所述第三鎖存器的時(shí)鐘輸入端； 一第四與門，其一輸入端與所述第三鎖存器的數(shù)據(jù)輸出端相連接，另一輸入端輸入經(jīng)同步后的待切換時(shí)鐘clkl_sync ； 一或門，其一輸入端與第三與門的輸出端相連接，輸入經(jīng)門控后產(chǎn)生的待切換時(shí)鐘clkO ;另一輸入端與第四與門的輸出端相連接，輸入經(jīng)門控后產(chǎn)生的待切換時(shí)鐘clkl ;產(chǎn)生下一級待切換時(shí)鐘或切換后的最終時(shí)鐘elk。
8.如權(quán)利要求7所述的電路，其特征在于:所述第二鎖存器在同步后的待切換時(shí)鐘clk0_sync的低電平期間，將反相器的輸出ENO鎖存到該第二鎖存器的輸出ENLO ;當(dāng)同步后的待切換時(shí)鐘clk0_sync上升沿來臨時(shí)，如果第二鎖存器的輸出ENLO為高電平，則第三與門的輸出信號clkO隨同步后的待切換時(shí)鐘clk0_sync變化；如果第二鎖存器的輸出ENLO為低電平，則第三與門的輸出信號clkO持續(xù)為低電平； 所述第三鎖存器在同步后的待切換時(shí)鐘clkl_sync的低電平期間將時(shí)鐘選擇信號select_i鎖存到第三鎖存器的輸出ENLl ;當(dāng)同步后的待切換時(shí)鐘clkl_sync上升沿來臨時(shí)，如果第三鎖存器SC3的輸出ENLl為高電平，則第四與門的輸出信號clkl隨同步后的待切換clkl_Sync 變化；如果第三鎖存器的輸出ENLl為低電平，則第四與門的輸出信號clkl持續(xù)為低電平。
全文摘要
本發(fā)明公開了一種不同時(shí)鐘域無毛刺時(shí)鐘切換電路的實(shí)現(xiàn)方法，將所有待切換的時(shí)鐘同步到同一高頻時(shí)鐘，每個(gè)同步后的待切換時(shí)鐘以原有的周期和高頻時(shí)鐘的脈沖呈現(xiàn)；采用第一級時(shí)鐘切換電路，在第一級時(shí)鐘選擇信號的控制下，對同步后的待切換時(shí)鐘進(jìn)行門控，產(chǎn)生第一級門控后的待切換時(shí)鐘，將兩個(gè)經(jīng)第一級門控后產(chǎn)生的待切換時(shí)鐘相或，產(chǎn)生第二級待切換時(shí)鐘；采用第二級時(shí)鐘切換電路，在第二級時(shí)鐘選擇信號的控制下，對第二級待切換時(shí)鐘進(jìn)行門控，產(chǎn)生第二級門控后的待切換時(shí)鐘，將兩個(gè)經(jīng)第二級門控后產(chǎn)生的待切換時(shí)鐘相或，產(chǎn)生第三級待切換時(shí)鐘。本發(fā)明還公開了一種不同時(shí)鐘域無毛刺時(shí)鐘切換電路。本發(fā)明能在不同時(shí)鐘域時(shí)鐘切換過程中無毛刺。
文檔編號G06F1/04GK103197728SQ20121000408
公開日2013年7月10日 申請日期2012年1月6日 優(yōu)先權(quán)日2012年1月6日
發(fā)明者徐云秀, 何玉明 申請人:上海華虹集成電路有限責(zé)任公司