一種多選一無毛刺時鐘切換電路的制作方法
【專利摘要】一種多選一無毛刺時鐘切換電路，可以完成多個時鐘的無毛刺切換功能。該電路使用基本時鐘門控單元堆疊實現多時鐘切換功能，切換過程中使用保持電路維持輸出電平。該時鐘切換電路接收多個具有不同的頻率和相位的時鐘輸入，產生與某個輸入時鐘同相位的時鐘，并且時鐘切換過程中不產生毛刺。該電路由基本的時鐘門控單元堆疊而成，并且當輸入時鐘個數大于等于6時較傳統時鐘切換電路使用更少的資源。
【專利說明】—種多選一無毛刺時鐘切換電路
【技術領域】
[0001]本發明涉及一種時鐘切換電路。
【背景技術】
[0002]隨著集成電路的發展，在單一芯片中使用的時鐘頻率越來越多，很多情況下需要在系統運行過程中完成工作時鐘的切換。簡單的使用MUX (多路選擇開關)即可實現時鐘的切換，其波形示意圖如圖1所示，其中CLKO與CLKl是兩路輸入時鐘，SEL是時鐘選擇信號，OUTCLK為輸出時鐘。由于CLK0、CLK1與SEL不具有任何相關性，即時鐘切換可能發生在任何時刻，當兩路時鐘在不當的時機切換時，輸出時鐘便產生毛刺。這些毛刺可能錯誤的觸發系統中某些或全部觸發器，因此是十分危險的。
[0003]為了避免時鐘切換時產生毛刺，必須實現選通信號與時鐘的同步化，并對時鐘切換過程進行控制。按照如下過程進行時鐘切換可以避免毛刺的產生:
[0004]1、當原時鐘出現下降沿(或上升沿)時將原時鐘關斷；
[0005]2、時鐘總線空閑時保持時鐘線為固定電平；
[0006]3、在目標時鐘的下降沿(或上升沿)到來后將新時鐘打開；
[0007]使用D觸發器實現選通信號與時鐘的同步化，同時引入反饋檢測機制對切換過程的控制，可以實現圖2所示為一種典型的無毛刺時鐘切換電路，其中包括非門201，與門202、203、204、205，或門206，D觸發器207、208，其時鐘切換過程的波形如圖3所示。可以看出，電路在原時鐘(CLKO)的下降沿D觸發器208通過與門205將時鐘關斷，在目標時鐘(CLKl)的下降沿D觸發器207通過與門204將時鐘打開，完成時鐘的無毛刺切換。運用同樣的設計思想可以實現3個時鐘的切換，如圖4所示。
[0008]這種傳統的時鐘切換電路可以實現時鐘的無毛刺切換，但是當時鐘較多時，必須增加輸入與門的輸入個數或者將電路級聯，而增加與門輸入數會導致電路面積消耗迅速擴大，而級聯會引入時序懲罰。

【發明內容】

[0009]本發明的技術解決問題是:克服現有技術的不足，提供了一種多選一無毛刺時鐘切換電路，可以在保證多路時鐘無毛刺切換的同時，可以占用更少的電路面積資源。
[0010]本發明的技術解決方案是:一種多選一無毛刺時鐘切換電路，包括N個相同的時鐘門控單元以及一個存儲單元，N為需要選擇的時鐘的路數，其中:
[0011]時鐘門控單元:包括一個基本RS觸發器，一個二選一開關，一個D觸發器，一個或門，和一個高電平使能的三態非門；基本RS觸發器的兩個輸入信號分別為總線狀態信號STATE和外部輸入的時鐘選擇信號SEL,時鐘信號CLK同時送至二選一開關的第一輸入端以及高電平使能的三態非門的輸入端，同時時鐘信號CLK的反向信號送至二選一開關的第二輸入端，二選一開關的輸出信號送至D觸發器的時鐘端，基本RS觸發器的輸出信號送至D觸發器的數據端，D觸發器的輸出信號送至或門的第一輸入端，同時D觸發器的輸出信號作為高電平使能的三態非門的使能信號；
[0012]存儲單元:包括一個低電平使能的三態非門，和一個非門；非門的輸入端同時接低電平使能的三態非門的輸出端以及各時鐘門控單元中高電平使能的三態非門的輸出端，非門的輸出端接至低電平使能的三態非門的輸入端，同時非門的輸出端作為多選一無毛刺時鐘切換電路的輸出端；低電平使能的三態非門的使能端受總線狀態信號STATE控制；
[0013]第N個時鐘門控單元中的或門的第一輸入端接第N個時鐘門控單元中的D觸發器的輸出端，第二輸入端接地，輸出端接第N-1個時鐘門控單元中的或門的第二輸入端；第N-1個時鐘門控單元中的或門的第一輸入端接第N-1個時鐘門控單元中D觸發器的輸出端，輸出端接第N-2個時鐘門控單元中的或門的第二輸入端；以此類推，各時鐘門控單元中的或門依次串聯，第I個時鐘門控單元中的或門的第一輸入端接第I個時鐘門控單元中的D觸發器的輸出端，第I個時鐘門控單元中的或門的輸出信號為STATE信號；
[0014]所述時鐘選擇信號SEL在某一時刻僅對N路中的一路信號有效而對其余N-1路信號無效。
[0015]本發明與現有技術相比的優點在于:本發明的時鐘切換電路使用基本的時鐘門控單元構成。該時鐘門控單元使用基本RS觸發器根據選擇信號SEL與時鐘總線狀態信號STATE產生時鐘選通信號并使用D觸發器對時鐘選通信號進行同步。通過對時鐘切換過程的控制，本發明的時鐘切換電路在時鐘切換時不會產生毛刺。使用基本的時鐘門控單元級聯可以實現N選I時鐘切換電路，所消耗的資源隨輸入時鐘個數線性增長，當輸入時鐘個數大于等于6時本發明較傳統時鐘切換電路使用更少的資源。
【專利附圖】

【附圖說明】
[0016]圖1為時鐘切換時產生毛刺的機理示意圖；
[0017]圖2為一種現有的無毛刺時鐘切換電路原理圖；
[0018]圖3為圖2所示電路在進行時鐘切換時的波形示意圖；
[0019]圖4為按照圖2原理的3選I時鐘無毛刺切換電路原理圖；
[0020]圖5為本發明2選I無毛刺時鐘切換電路原理圖；
[0021]圖6為圖5所示電路時鐘切換波形示意圖；
[0022]圖7為本發明中時鐘門控單元電路的原理圖；
[0023]圖8為本發明的多選一無毛刺時鐘切換電路原理圖。
【具體實施方式】
[0024]為了緩解現有的無毛刺切換電路在時鐘路數增加以后引起的電路面積消耗增大以及時序懲罰的問題，本發明提出了一種無毛刺時鐘切換電路，與傳統的時鐘切換電路相t匕，主要不同點有三:
[0025]1、狀態產生電路檢測時鐘總線的控制狀態而不是其它時鐘的狀態；
[0026]2、狀態產生電路由組合邏輯變為時序邏輯；
[0027]3、時鐘切換電路由同樣的時鐘門控單元構成，可以通過簡單堆疊實現不同個數時鐘的切換電路。
[0028]根據上述思路，本發明的二選一無毛刺時鐘切換電路如圖5所示，其中包括:兩個非門501、502，三個三態非門503,504,505,四個與非門506、507、508、509，一個或門510，兩個MUX511、512，以及兩個D觸發器513、514。
[0029]兩個三態非門503、504均為高電平使能，而三態非門505為低電平使能。兩個D觸發器513、514具有復位信號(RES),輸出為輸入的反相信號。兩個MUX511、512可以根據PorN信號使電路可以在下降沿或上升沿完成時鐘切換，為方便分析，后面的分析均認為時鐘在下降沿完成切換。
[0030]非門501的輸入為時鐘選擇信號SEL，輸出為?SEL。兩個與非門506、507組成鎖存器，接收SEL信號與STATE信號，產生新的狀態控制信號SI ;兩個與非門508、509同樣組成鎖存器，接受?SEL信號與STATE信號，產生新的狀態控制信號SO。D觸發器513為同步觸發器，將狀態控制信號SI與時鐘信號CLKl同步，輸出為SI，(與SI反相)；D觸發器514為同步觸發器，將狀態控制信號SO與時鐘信號CLKO同步，輸出為S0’(與SO反相)。或門510檢測狀態控制信號S0’和SI’，產生總線狀態信號STATE。當STATE為I時CLK’被三態非門503或三態非門504控制；當STATE為O時，三態非門503和三態非門504均沒有控制CLK’。三態非門503受SI’控制，三態非門504受S0’控制。非門502輸入為CLK’，輸出為OUTCLK ;三態非門505輸入為0UTCLK，輸出為CLK’。當STATE為I時，CLK’由三態非門503或三態非門504控制，三態非門505輸出為高阻狀態，時鐘信號通過非門502輸出到OUTCLK上，與CLKO或CLKl同相；當STATE為O時，三態非門503和504輸出為高阻狀態，三態非門505與非門502組成存儲器，將OUTCLK保持為固定電平。
[0031]該電路工作時的波形如圖6所示，其工作過程如下:
[0032]1、時刻tQ之前，SEL為0，輸出時鐘為CLKO，此時各個節點電壓為固定值:S0為O、S0’ 為 I ;S1 為 1、S1’ 為 O。
[0033]2、時刻tQ，SEL由O變為1，?SEL由I變為O。由于?SEL為0，SO變為1，SI保持I不變(觸發器工作在保持狀態)。在CLKO的下降沿到來之前，電路將保持該工作狀態。
[0034]3、時刻tpCLKO的下降沿到來。D觸發器514將SO鎖存，使S0’變為0，三態非門504輸出為高阻狀態，CLK’被浮空；同時或門510的輸出STATE由I變為0，三態非門505導通，和非門502 —起將輸出保持為O ;同時，與非門506、507組成的鎖存器被觸發，將SI變為O。
[0035]4、時刻t2，CLKl的下降沿到來。D觸發器513將SI鎖存，使SI’變為I，三態非門503導通，CLK’被驅動；同時或門510的輸出STATE由O變為I，三態非門505關閉，輸出時鐘被非門502驅動，完成時鐘的切換。
[0036]5、時刻t2之后，電路將持續輸出CLKl直到SEL改變。
[0037]由此可以看出，圖5中，與非門506、507，MUX511，D觸發器513，三態非門503組成了一個相對獨立的功能單元，該單元具有時鐘門控的功能。基于此，構建圖7所示的時鐘門控單元，其中包括三態非門701，與非門702、703，或門704，MUX705, D觸發器706 ;輸入輸出端口包括PorN端、RES端、STATE端、SEL端、CLK端、SI端、SO端。三態非門701，與非門702、703，MUX705，D觸發器706分別對應圖5中的三態非門503，與非門506、507，MUX511，D觸發器513。或門704用于實現總線狀態的級聯檢測，前級電路的總線占用狀態通過SI端口輸入，考慮本級之后的總線占用狀態使用SO端輸出并作為下一級電路的SI端輸入。該單元可以根據SEL與STATE信號獨立的完成時鐘的門控功能，并實現時鐘總線狀態的級聯傳遞，而且該單元的工作與時鐘的個數無關。
[0038]使用本發明圖7所示時鐘門控單元可以十分方便的實現N輸入時鐘切換電路，由該單元堆疊而成的一種N選I無毛刺時鐘切換電路如圖8所示。電路中包含N個圖7所示的時鐘門控單元、一個非門以及一個三態非門。N個時鐘門控單元內所有的或門串聯起來,實
現時鐘總線狀態的檢測；非門和三態非門為保持電路；時鐘選擇信號SEL1、SEL2、......、
SELN需要由外部的譯碼電路根據實際需要產生(任意時刻有且僅有一個為高電平)，時鐘切換過程與二選一無毛刺時鐘切換電路相同。
[0039]下面將本發明的時鐘切換電路與傳統的時鐘切換電路做一下比較，比較時不考慮采用多個時鐘切換電路級聯的情形(例如，使用2個2選I時鐘切換電路分別實現時鐘1、2與時鐘3、4的切換，再使用2選I時鐘切換電路實現2路輸出時鐘的切換，這樣就實現了 4選I時鐘切換電路)，并認為面積的差異僅由狀態產生電路與狀態檢測電路決定。在比較時認為邏輯門消耗的面積僅與輸入個數成正比，并設每個輸入消耗面積為A，由于增加輸入必然增加晶體管，因此該假設與近似是合理的。
[0040]使用本發明N選I時鐘切換電路時，每個時鐘使用2個與非門進行狀態產生，消耗面積4A，N個輸入時鐘共消耗面積4NA ；電路整體使用N-1個或門進行狀態檢測,消耗面積(2N-2) A。因此本發明N選I時鐘切換電路共消耗面積(6N-2) A。使用傳統N選I時鐘切換電路時，每個時鐘使用I個N輸入的與門，消耗面積NA，N個時鐘輸入共消耗面積N2A。可以看出，本發明所消耗的面積是輸入時鐘個數的線性函數，而傳統方式是平方函數，因此當時鐘輸入數量較多(大于等于6個)時，本發明消耗更少的面積。使用硬件描述語言在FPGA中實現時也存在相同的結論，即如果輸入時鐘的數量足夠多(與FPGA架構有關)，本發明使用更少的邏輯資源。
[0041]本發明說明書中未作詳細描述的內容屬本領域技術人員的公知技術。
【權利要求】
1.一種多選一無毛刺時鐘切換電路，其特征在于:包括N個相同的時鐘門控單元以及一個存儲單元，N為需要選擇的時鐘的路數，其中: 時鐘門控單元:包括一個基本RS觸發器，一個二選一開關，一個D觸發器，一個或門，和一個高電平使能的三態非門；基本RS觸發器的兩個輸入信號分別為總線狀態信號STATE和外部輸入的時鐘選擇信號SEL,時鐘信號CLK同時送至二選一開關的第一輸入端以及高電平使能的三態非門的輸入端，同時時鐘信號CLK的反向信號送至二選一開關的第二輸入端，二選一開關的輸出信號送至D觸發器的時鐘端，基本RS觸發器的輸出信號送至D觸發器的數據端，D觸發器的輸出信號送至或門的第一輸入端，同時D觸發器的輸出信號作為高電平使能的三態非門的使能信號； 存儲單兀:包括一個低電平使能的三態非門，和一個非門；非門的輸入端同時接低電平使能的三態非門的輸出端以及各時鐘門控單元中高電平使能的三態非門的輸出端，非門的輸出端接至低電平使能的三態非門的輸入端，同時非門的輸出端作為多選一無毛刺時鐘切換電路的輸出端；低電平使能的三態非門的使能端受總線狀態信號STATE控制； 第N個時鐘門控單元中的或門的第一輸入端接第N個時鐘門控單元中的D觸發器的輸出端，第二輸入端接地，輸出端接第N-1個時鐘門控單元中的或門的第二輸入端；第^1個時鐘門控單元中的或門的第一輸入端接第N-1個時鐘門控單元中D觸發器的輸出端，輸出端接第N-2個時鐘門控單元中的或門的第二輸入端；以此類推，各時鐘門控單元中的或門依次串聯，第I個時鐘門控單元中的或門的第一輸入端接第I個時鐘門控單元中的D觸發器的輸出端，第I個時鐘門控單元中的或門的輸出信號為STATE信號； 所述時鐘選 擇信號SEL在某一時刻僅對N路中的一路信號有效而對其余N-1路信號無效。
【文檔編號】H03K5/1252GK103546125SQ201310439348
【公開日】2014年1月29日 申請日期:2013年9月24日 優先權日:2013年9月24日
【發明者】李智, 王浩弛, 陳雷, 李學武, 張彥龍, 孫華波, 王文鋒, 倪劼, 張健, 田藝, 朱國良 申請人:北京時代民芯科技有限公司, 北京微電子技術研究所