專利名稱：處理器芯片仿真器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種處理器芯片仿真器。
背景技術(shù)：
處理器芯片內(nèi)有用戶開發(fā)的用戶程序，在用戶程序的編寫和調(diào)試中，所使用的工具一般是處理器芯片仿真器。仿真器內(nèi)使用包含產(chǎn)品處理器芯片各項功能的仿真芯片，用于模擬產(chǎn)品處理器芯片的工作行為，在功能和性能上均十分接近產(chǎn)品處理器芯片，仿真芯片與仿真器主機(jī)配合實現(xiàn)用戶程序的仿真運(yùn)行和各項調(diào)試功能。由于仿真器僅在系統(tǒng)產(chǎn)品開發(fā)、調(diào)試用戶程序的階段使用，對芯片廠商而言其市場需求量要遠(yuǎn)遠(yuǎn)小于產(chǎn)品芯片的需求量；如果像產(chǎn)品處理器芯片一樣專門流片仿真芯片，昂貴的流片費(fèi)用分?jǐn)偟矫款w仿真芯片上，會造成仿真器的價格極為高昂，客戶不愿購買進(jìn)而導(dǎo)致無法使用產(chǎn)品芯片，不利于產(chǎn)品芯片的市場推廣。因此，近年來處理器芯片廠商在設(shè)計制作仿真芯片時，通常都是采用FPGA (Field Programmable Gate Array,現(xiàn)場可編程門陣列)加上針對目標(biāo)處理器芯片設(shè)計的FPGA網(wǎng)表來作為仿真芯片使用的。由于FPGA配合網(wǎng)表只能實現(xiàn)數(shù)字邏輯，無法自己產(chǎn)生時鐘源信號，因此使用FPGA作為仿真芯片的仿真器中需要由仿真器提供時鐘源信號供FPGA仿真芯片使用。
隨著處理器芯片結(jié)構(gòu)的日益復(fù)雜，其中的時鐘應(yīng)用結(jié)構(gòu)也越來越復(fù)雜，很多處理器芯片中處理器核真正工作的時鐘頻率并不直接是時鐘源產(chǎn)生的時鐘信號，而是可以通過寄存器的配置使處理器核的工作時鐘是時鐘源時鐘信號的分頻信號或倍頻信號，也就是通過用戶程序?qū)ο鄳?yīng)寄存器的配置，處理器核的實際工作時鐘頻率可以是時鐘源頻率的幾分之一或幾倍。同樣的，在這類處理器芯片仿真器中，仿真芯片需要實現(xiàn)同樣的功能，通過用戶程序?qū)Ψ抡嫘酒邢鄳?yīng)寄存器的配置，仿真芯片內(nèi)處理器核的實際工作時鐘頻率是時鐘源頻率的幾分之一或幾倍。分頻和倍頻是在仿真芯片內(nèi)完成的，由于結(jié)構(gòu)、設(shè)計等原因，分頻或倍頻后的處理器核時鐘信號頻率與時鐘源信號頻率相比并不正好是預(yù)期的幾分之一或幾倍，而往往是會發(fā)生一定量漂移的。在采用FPGA實現(xiàn)的仿真芯片中，由于其分頻或倍頻電路都是采用門陣列單元等效實現(xiàn)，這樣的漂移更為明顯。
處理器芯片內(nèi)幾乎所有內(nèi)部信號的時序特性，包括上升沿、下降沿位置、脈沖寬度等都是基于處理器核時鐘的，處理器核時鐘頻率的漂移會導(dǎo)致這些信號時序特性的偏差。在實際產(chǎn)品處理器芯片的應(yīng)用中，由于這些信號都是內(nèi)部信號，沒有對外引出，也不會發(fā)生對外的交互，且它們都是基于處理器核時鐘的，這些信號之間是完全同步的，所以這些信號時序的偏差是可以接受的。但是，在處理器芯片仿真器中，為了實現(xiàn)很多仿真調(diào)試功能(檢測內(nèi)部信號、替換內(nèi)部信號等)，仿真器需要介入仿真芯片內(nèi)很多內(nèi)部信號過程，跟蹤、交互，甚至替換很多仿真芯片內(nèi)部信號。而仿真器在跟蹤、交互、替換仿真芯片內(nèi)部信號時，是基于對提供給仿真芯片的外部時鐘源信號的同步的。這樣，由于如上所述的外部時鐘源與仿真芯片處理器核實際工作時鐘間的頻率漂移，基于仿真芯片處理器核實際工作時鐘產(chǎn)生的內(nèi)部信號時序與仿真器對其進(jìn)行跟蹤、交互、替換的信號之間就會產(chǎn)生同步問題。在所述頻率漂移較大(FPGA仿真芯片中)或跟蹤、交互、替換的信號時間較長(累積效應(yīng))時，不同步的現(xiàn)象就會尤為明顯，表現(xiàn)為出現(xiàn)穩(wěn)定性的問題。發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題提供一種處理器芯片仿真器，能提高仿真器系統(tǒng)的工作穩(wěn)定性。
為解決上述技術(shù)問題，本發(fā)明的處理器芯片仿真器，包括:仿真芯片，時鐘源，同步模塊和仿真模塊；所述仿真芯片內(nèi)包括時鐘處理模塊和處理器核；
所述時鐘處理模塊通過外部時鐘輸入信號線與所述時鐘源連接，接收該時鐘源產(chǎn)生的外部時鐘信號，并對接收到的外部時鐘信號進(jìn)行分頻或倍頻處理，產(chǎn)生工作時鐘信號;
所述處理器核，通過工作時鐘信號線與所述時鐘處理模塊連接，接收
該時鐘處理模塊經(jīng)分頻或倍頻處理后的工作時鐘信號；基于所述工作時鐘信號產(chǎn)生各種內(nèi)部信號，并通過交互信號線組向所述仿真模塊輸出供仿真模塊跟蹤以及與仿真模塊交互的信號；
所述同步模塊，通過工作時鐘信號線與所述時鐘處理模塊連接，接收
該時鐘處理模塊經(jīng)分頻或倍頻處理后的工作時鐘信號，對所述工作時鐘信號進(jìn)行同步后產(chǎn)生仿真時鐘信號，通過仿真時鐘信號線向所述仿真模塊輸出仿真時鐘信號；
所述仿真模塊，通過交互信號線組與所述處理器核連接，通過仿真時鐘信號線與所述同步模塊連接；基于所述仿真時鐘信號對交互信號線組上的仿真芯片內(nèi)部信號進(jìn)行跟蹤，產(chǎn)生并向所述仿真芯片的處理器核輸出交互和替換信號。
采用本發(fā)明的處理器芯片仿真器，仿真芯片與仿真模塊之間的跟蹤、交互和替換信號都是與處理器核實際工作時鐘同步的，有助于提高仿真器系統(tǒng)的工作穩(wěn)定性。


下面結(jié)合附圖和具體實施方式
對本發(fā)明作進(jìn)一步詳細(xì)的說明:
附圖是所述處理器芯片仿真器一實施例結(jié)構(gòu)示意圖。
具體實施方式
參見附圖所示，在一實施例中，所述處理器芯片仿真器，包括:仿真芯片2，時鐘源1，同步模塊3和仿真模塊6。所述仿真芯片2內(nèi)包含時鐘處理模塊4和處理器核5。
所述時鐘處理模塊4通過外部時鐘輸入信號線7與時鐘源I連接，接收時鐘源I產(chǎn)生的外部時鐘信號。所述時鐘處理模塊4能對接收到的外部時鐘信號進(jìn)行分頻或倍頻處理，通過工作時鐘信號線9分別向所述處理器核5和同步模塊3輸出相同的經(jīng)分頻或倍頻處理后的工作時鐘信號。
所述處理器核5通過工作時鐘信號線9與時鐘處理模塊4連接，通過交互信號線組10與仿真模塊6連接。所述處理器核5的實際工作時鐘使用通過工作時鐘信號線9從時鐘處理模塊4接收到的工作時鐘信號，基于所述工作時鐘信號產(chǎn)生各種內(nèi)部信號，并通過交互信號線組10向仿真模塊6輸出供仿真模塊6跟蹤以及與仿真模塊6交互的信號。
所述同步模塊3通過工作時鐘信號線9與仿真芯片2的時鐘處理模塊4連接，通過仿真時鐘信號線8與仿真模塊6連接。所述同步模塊3通過工作時鐘信號線9接收時鐘處理模塊4產(chǎn)生的工作時鐘信號，對所述工作時鐘信號進(jìn)行同步后產(chǎn)生仿真時鐘信號，通過仿真時鐘信號線8向仿真模塊6輸出仿真時鐘信號。
所述仿真模塊6通過仿真時鐘信號線8與同步模塊3連接，通過交互信號線組10與仿真芯片2的處理器核5連接。所述仿真模塊6基于由同步模塊3輸入的仿真時鐘信號對交互信號線組11上的仿真芯片2內(nèi)部信號進(jìn)行跟蹤，基于所述仿真時鐘信號產(chǎn)生交互和替換信號，通過交互信號線組11向仿真芯片2的處理器核5輸出交互和替換信號。
這樣，仿真芯片2與仿真模塊6之間跟蹤、交互和替換的信號都是與仿真芯片2的時鐘處理模塊4產(chǎn)生的處理器核5實際工作時鐘同步的，即使在時鐘處理模塊4產(chǎn)生的工作時鐘頻率漂移較大(FPGA仿真芯片中)或跟蹤、交互和替換的信號時間較長(累積效應(yīng))時也不會出現(xiàn)不同步的現(xiàn)象。
以上通過具體實施方式
和實施例對本發(fā)明進(jìn)行了詳細(xì)的說明，但這些并非構(gòu)成對本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領(lǐng)域的技術(shù)人員還可做出許多變形和改進(jìn)，這些也應(yīng)視為本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種處理器芯片仿真器，其特征在于:包括仿真芯片，時鐘源，同步模塊和仿真模塊；仿真芯片內(nèi)包含時鐘處理模塊和處理器核； 所述時鐘處理模塊，通過外部時鐘輸入信號線與所述時鐘源連接，接收該時鐘源產(chǎn)生的外部時鐘信號，并對接收到的外部時鐘信號進(jìn)行分頻或倍頻處理，產(chǎn)生工作時鐘信號；所述處理器核，通過工作時鐘信號線與所述時鐘處理模塊連接，接收該時鐘處理模塊經(jīng)分頻或倍頻處理后的工作時鐘信號；基于所述工作時鐘信號產(chǎn)生各種內(nèi)部信號，并通過交互信號線組向所述仿真模塊輸出供仿真模塊跟蹤以及與仿真模塊交互的信號； 所述同步模塊，通過工作時鐘信號線與所述時鐘處理模塊連接，接收該時鐘處理模塊經(jīng)分頻或倍頻處理后的工作時鐘信號，對所述工作時鐘信號進(jìn)行同步后產(chǎn)生仿真時鐘信號，通過仿真時鐘信號線向所述仿真模塊輸出仿真時鐘信號； 所述仿真模塊，通過交互信號線組與所述處理器核連接，通過仿真時鐘信號線與所述同步模塊連接；基于所述仿真時鐘信號對交互信號線組上的仿真芯片內(nèi)部信號進(jìn)行跟蹤，產(chǎn)生并向所述仿真芯片的處理器核輸出交互和替換信號。
全文摘要
本發(fā)明公開了一種處理器芯片仿真器，包括仿真芯片，時鐘源，同步模塊和仿真模塊；仿真芯片內(nèi)包括時鐘處理模塊和處理器核；時鐘處理模塊接收時鐘源產(chǎn)生的外部時鐘信號，對該外部時鐘信號進(jìn)行分頻或倍頻，向處理器核和同步模塊輸出相同的經(jīng)分頻或倍頻處理后的工作時鐘信號；處理器核基于工作時鐘信號產(chǎn)生各種內(nèi)部信號，并通過交互信號線組向仿真模塊輸出供仿真模塊跟蹤以及與仿真模塊交互的信號；同步模塊對工作時鐘信號進(jìn)行同步后產(chǎn)生仿真時鐘信號；仿真模塊基于該仿真時鐘信號對交互信號線組上的仿真芯片內(nèi)部信號進(jìn)行跟蹤，向處理器核輸出交互和替換信號。本發(fā)明能有助于提高仿真器系統(tǒng)的工作穩(wěn)定性。
文檔編號G06F11/36GK103207831SQ20121000970
公開日2013年7月17日 申請日期2012年1月13日 優(yōu)先權(quán)日2012年1月13日
發(fā)明者許國泰 申請人:上海華虹集成電路有限責(zé)任公司