本發明屬于微電子器件，更具體地，涉及一種基于憶阻器的近似加法器電路的控制方法及近似加法器裝置。

背景技術：

1、隨著人工智能和大數據技術的快速發展，高性能計算對硬件系統提出了更高的能效和性能要求。傳統馮·諾依曼架構由于存儲與計算單元分離，頻繁的數據搬移導致系統面臨“存儲墻”和“功耗墻”等問題，嚴重限制了計算效率的提升。存內計算技術通過在存儲單元內直接進行計算操作，大幅減少數據傳輸帶來的延遲和能耗，成為突破傳統計算架構瓶頸的重要研究方向。憶阻器作為一種新型非易失性存儲器，因其具有高密度、低功耗和與cmos工藝兼容等特點，展現出巨大的應用潛力。憶阻器不僅可用于存儲數據，還能通過其阻變特性實現邏輯計算功能。

2、近似加法器作為一種能夠在容忍一定計算誤差的前提下優化性能的設計，廣泛應用于圖像處理、人工智能和信號處理等領域。其核心思想是在犧牲部分精度的情況下，通過簡化電路結構降低功耗、縮短運算延遲并減少芯片面積。尤其是圖像處理任務，如邊緣檢測、圖像壓縮和濾波操作等，對計算精度的要求相對較低，因此近似加法器能夠以較低的資源消耗實現高效的數據處理。

3、基于憶阻器的近似加法器設計，通過結合存內計算的優勢和近似計算的靈活性，提供了一種全新的硬件解決方案。然而，現有基于憶阻器的近似加法器基于實質蘊含邏輯（imply）邏輯實現，其近似所得的布爾邏輯表達式雖較為簡單，但犧牲了較高的計算精度，因此，其所提出的近似算法的計算精度有待進一步提升；同時，受限于imply邏輯低效的邏輯綜合能力，其所需的器件數目和操作步驟均較多。

技術實現思路

1、針對現有技術的以上缺陷或改進需求，本發明提供了一種基于憶阻器的近似加法器電路的控制方法及近似加法器裝置，用于解決現有技術無法在采用較少的器件和操作步驟的條件下以較高的計算精度實現近似加法運算的技術問題。

2、為了實現上述目的，第一方面，本發明提供了一種基于憶阻器的近似加法器電路的控制方法，用于實現n-bit數an......a2a1與bn......b2b1的近似相加；其中，近似加法器電路包括：電阻和2n+1個相同的憶阻器；各憶阻器的負極均連接在同一條源線sl上；源線sl的一端懸空，另一端與電阻的一端相連；n≥1；

3、上述控制方法包括：

4、從2n+1個憶阻器中選取n個憶阻器，分別寫入邏輯值a1~?an；從剩余的憶阻器中選取一個憶阻器，寫入輸入進位c1；其余未置值的憶阻器均置為高阻態；

5、依次執行n輪近似加法子過程；

6、其中，在第i輪近似加法子過程中執行以下操作：

7、在第一時間周期下，將寫入邏輯值ai的憶阻器作為第一憶阻器，并在其正極施加電壓-v；將存儲進位ci的憶阻器作為第二憶阻器，并使其正極浮空；從未置值的憶阻器中選取一個憶阻器作為第三憶阻器，并在其正極施加電壓vp；在電阻的另一端施加幅值為0的電壓；此時，在第三憶阻器中得到進位；

8、在第一時間周期之后的第二時間周期下，在第一憶阻器的正極施加電壓v-vp；在第二憶阻器的正極施加電壓vp；使第三憶阻器的正極浮空；在電阻的另一端施加電壓-v；此時，在第二憶阻器中得到求和結果；

9、其中，i=1,2,...,n；當邏輯值bi為0時，v取值為0；當邏輯值bi為1時，v取值為vp；vp滿足vset/2<vp<vset，且vp<2|vreset|；vset為憶阻器由高阻態轉變為低阻態的閾值；vreset為憶阻器由低阻態轉變為高阻態的閾值；

10、sn......s2s1和cn+1即為所求n-bit數an......a2a1與bn......b2b1的近似相加結果。

11、第二方面，本發明提供了一種近似加法器裝置，用于實現n-bit數an......a2a1與bn......b2b1的近似相加，包括：近似加法器電路和控制模塊；

12、近似加法器電路包括：電阻和2n+1個相同的憶阻器；各憶阻器的負極均連接在同一條源線sl上；源線sl的一端懸空，另一端與電阻的一端相連；n≥1；

13、控制模塊用于執行本發明第一方面所提供的控制方法。

14、進一步優選地，電阻的阻值大小介于所述憶阻器的高阻態阻值與低阻態阻值之間。

15、進一步優選地，電阻的阻值；其中，rh為憶阻器的高阻態電阻值，rl為憶阻器的低阻態電阻值。

16、進一步優選地，上述憶阻器均包括高阻態和低阻態，高阻態對應邏輯值“0”，低阻態對應邏輯值“1”。

17、第三方面，本發明提供了一種控制系統，包括：存儲器和處理器，所述存儲器存儲有計算機程序，所述處理器執行所述計算機程序時執行本發明第一方面所提供的控制方法。

18、第四方面，本發明還提供了一種計算機可讀存儲介質，所述計算機可讀存儲介質包括存儲的計算機程序，其中，在所述計算機程序被處理器運行時控制所述存儲介質所在設備執行本發明第一方面所提供的控制方法。

19、第五方面，發明還提供了一種計算機程序產品，包括計算機程序/指令，該計算機程序/指令被處理器執行時實現本發明第一方面所提供的控制方法。

20、總體而言，通過本發明所構思的以上技術方案，能夠取得以下有益效果：

21、1、本發明第一方面提供了一種基于憶阻器的近似加法器電路的控制方法，用于實現兩個n-bit數an......a2a1與bn......b2b1的近似相加，得出求和結果sn......s2s1和進位輸出cn+1；所控制的近似加法器電路僅包括2n+1個憶阻器和一個電阻，將n-bit近似加法過程劃分為初始化和n輪近似加法子過程，并使每一輪近似加法子過程均執行1-bit近似加法操作；其中，在每一輪近似加法子過程中選取第一憶阻器、第二憶阻器和第三憶阻器，邏輯值ai定義為第一憶阻器的阻態，邏輯值ci定義為第二憶阻器的阻態，邏輯值bi以電壓的形式定義在第一憶阻器和源線sl的電壓輸入端，第二憶阻器和第三憶阻器的阻態作為輸出，只需要對第一憶阻器和第二憶阻器進行置態以及對憶阻器和電阻進行加壓三步操作即可實現1-bit近似加法操作，使得整個近似加法器電路所需的實際操作步驟僅為2n+1步；且對于其中的1-bit近似加法操作，僅在兩種輸入情況下計算出現錯誤，近似誤差較小；與現有的n-bit近似加法器相比，本發明能夠在采用較少的器件和操作步驟的條件下以較高的計算精度實現近似加法運算。

22、2、本發明第二方面提供了一種近似加法器裝置，包括：近似加法器電路和控制模塊；其中，近似加法器電路僅包括2n+1個憶阻器和一個電阻，控制模塊通過本發明第一方面所提供的控制方法控制近似加法器電路，以實現兩個n-bit數an......a2a1和bn......b2b1的近似相加，能夠在減少器件數量和操作步驟的同時，顯著提升近似加法運算的計算精度。與此同時，本發明還以簡潔的結構實現了低復雜度和小面積的電路布局，具備在高密度集成應用中的顯著優勢。

23、3、本發明所提供的近似加法器裝置，充分利用了憶阻器非易失性特性，近似加法運算完成后，結果直接存儲于憶阻器中，省去了額外的數據傳輸與存儲步驟，顯著優化了能耗表現并縮短了運算延遲。

24、4、進一步地，本發明所提供的近似加法器裝置，電阻的阻值取值為，以更好地將憶阻器的低阻態、高阻態和電阻的阻值明顯區分開，進一步提高了計算的可靠性。