本發明屬于微電子邏輯運算，更具體地，涉及一種基于憶阻器的近似加法電路的控制方法及近似加法運算裝置。

背景技術：

1、傳統計算機采用馮·諾依曼體系結構，其中存儲單元與處理單元在物理上是分離的。通常，處理單元從存儲單元中讀取數據，完成相應的算術邏輯運算后，再將數據寫回存儲單元。存儲信息的讀取和數據流的運輸給外圍讀取電路和控制電路帶來了巨大要求，也給數據傳輸總線帶來了極大的消耗和挑戰，更造成了極大的功耗損失。除此以外，工程師通常需要調節處理單元、存儲單元甚至總線之間的速度，以求達到最佳匹配，減少各單元之間的空耗。但這一匹配很難做到，往往造成各單元之間的資源調配、利用率不合理。因此，更好地解決計算機中現有的馮·諾依曼體系結構中存在的“瓶頸問題”和“存儲墻”問題，成為了計算機體系結構領域的研究重點。

2、為了突破這些瓶頸，存算一體技術應運而生。該技術通過將計算和存儲功能集成在同一硬件平臺上，實現了高計算并行性、低延遲和低功耗等優勢，逐漸成為學術界和產業界的研究熱點。憶阻器作為一種新型的非易失性存儲器件，具有低功耗、小尺寸以及與cmos工藝兼容等優點，成為了存內計算架構的理想候選器件。憶阻器能夠通過改變其電阻狀態來存儲信息，且在斷電后仍能保持電阻狀態，因此天然適用于數字邏輯運算。

3、近似計算是一種計算范式，能夠克服計算機架構“功率墻”的計算方法，它允許在計算過程中引入一定的誤差，以換取計算速度的提升、能耗的降低或資源的節省。這種計算方式特別適用于那些對結果精度要求不是非常高，但對響應時間或成本非常敏感的應用場景，廣泛應用于圖像處理、人工智能和信號處理等領域。

4、基于憶阻器的近似加法器設計，通過結合存內計算的優勢和近似計算的靈活性，提供了一種全新的硬件解決方案。然而，現有基于憶阻器的近似加法器在進行多位加法運算的過程中，求和結果和進位輸出的計算均需要大量的計算資源和時間，而且下一位的輸出值計算依賴于上一位的進位計算。如果上一位的進位計算沒有完成，則當前位的輸出值計算和進位計算都不能進行，造成了巨大的資源浪費和時間損失。

技術實現思路

1、針對現有技術的以上缺陷或改進需求，本發明提供了一種基于憶阻器的近似加法電路的控制方法及近似加法運算裝置，其目的在于，在采用較少的器件和操作步驟的條件下，以較快的計算速度實現多位近似加法運算。

2、為了實現上述目的，第一方面，本發明提供了一種基于憶阻器的近似加法電路的控制方法，用于實現n-bit數a=an......a2a1與b=bn......b2b1的近似相加；

3、近似加法電路包括：憶阻器陣列和n個相同的電阻r1,r2,...,rn；憶阻器陣列包括呈n行3列排布的多個相同的憶阻器，第j列憶阻器的正極均連接在位線blj上，第i行憶阻器的負極均連接在字線wli上；字線wli一端懸空，另一端與ri的一端相連，ri的另一端作為t4i端口；第i行憶阻器的負極與字線wli的連接點均位于字線wli的懸空端和ri之間；n≥1；j=1,2,3；i=1,2,...,n；電阻的阻值均與憶阻器的低阻態阻值相同；

4、上述控制方法包括：

5、初始化憶阻器陣列：將輸出列上的各憶阻器均設置為高阻態，在兩個輸入列中的第i行憶阻器中對應寫入第一輸入數和第二輸入數中的第i個bit數；

6、分別在t1端口和t2端口接入幅值為0的電壓，在t3端口接入固定電壓vcond，在t41,t42,...,t4n端口一一對應地接入電壓v1,v2,...,vn；讀取輸出列中各憶阻器阻態所對應的邏輯值s1,s2,...,sn；將sn......s2s1和cn+1分別作為a與b的近似相加結果和進位；

7、其中，兩個輸入列為從憶阻器陣列中任意選擇的兩列；輸出列為憶阻器陣列中未被選擇的一列；t1端口和t2端口分別為兩個輸入列所在位線的端口，t3端口為輸出列所在位線的端口；第一輸入數和第二輸入數為從a、b、c中任意選取的兩個數；第三輸入數為a、b、c中未被選取的數；c=cn......c2c1；當第三輸入數為a時，ci+1=?ai；當第三輸入數為b時，ci+1=bi；當第三輸入數為c時，ci+1=?ci，c1為預設初始進位；若第三輸入數中的第i個bit數為0，則vi=vp，否則，vi=2vp；2vp/3<vcond-vset<vp，max{vp,?(vp+vcond)/3,?(2vp+vcond)/4}<|vreset|；vset為憶阻器由高阻態轉變為低阻態的閾值；vreset為憶阻器由低阻態轉變為高阻態的閾值。

8、進一步優選地，當第三輸入數為c時，上述近似加法電路還包括：憶阻器m4；憶阻器m4的正極作為t5端口，負極連接在字線wln上，且連接點位于字線wln的懸空端和rn之間；

9、上述控制方法還包括優化操作：

10、將憶阻器m4置為高阻態，將t3端口設置為懸空狀態；

11、分別在t1端口和t2端口接入幅值為0的電壓，在t5端口接入固定電壓vcond，在t4n端口接入電壓v；讀取憶阻器m4的阻態所對應的邏輯值，作為cn+1的最終結果；

12、其中，若c1為0，則vi=vp，否則，vi=2vp。

13、進一步優選地，vcond=?2vset；vp=1.2vset。

14、進一步優選地，通過設置憶阻器的高低阻態來寫入對應的邏輯值；其中，憶阻器的高阻態對應邏輯值“0”，低阻態對應邏輯值“1”。

15、第二方面，本發提供了一種近似加法運算裝置，包括：近似加法器電路和控制器；

16、近似加法電路包括：憶阻器陣列和n個相同的電阻r1,r2,...,rn；憶阻器陣列包括呈n行3列排布的多個相同的憶阻器，第j列憶阻器的正極均連接在位線blj上，第i行憶阻器的負極均連接在字線wli上；字線wli一端懸空，另一端與ri的一端相連，ri的另一端作為t4i端口；第i行憶阻器的負極與字線wli的連接點均位于字線wli的懸空端和ri之間；n≥1；j=1,2,3；i=1,2,...,n；電阻的阻值均與憶阻器的低阻態阻值相同；

17、控制器用于執行本發明第一方面所提供的控制方法。

18、進一步優選地，上述近似加法電路還包括：憶阻器m4；憶阻器m4的正極作為t5端口，負極連接在字線wln上，且連接點位于字線wln的懸空端和rn之間；

19、所述控制器還用于執行本發明第一方面所提供的控制方法中的優化操作。

20、進一步優選地，近似加法電路中各憶阻器的開關比大于或等于100。

21、第三方面，本發明提供了一種控制系統，包括：存儲器和處理器，所述存儲器存儲有計算機程序，所述處理器執行所述計算機程序時執行本發明第一方面所提供的控制方法。

22、第四方面，本發明還提供了一種計算機可讀存儲介質，所述計算機可讀存儲介質包括存儲的計算機程序，其中，在所述計算機程序被處理器運行時控制所述存儲介質所在設備執行本發明第一方面所提供的控制方法。

23、第五方面，發明還提供了一種計算機程序產品，包括計算機程序/指令，該計算機程序/指令被處理器執行時實現本發明第一方面所提供的控制方法。

24、總體而言，通過本發明所構思的以上技術方案，能夠取得以下有益效果：

25、1、本發明提供了一種基于憶阻器的近似加法電路的控制方法及對應的近似加法運算裝置，利用憶阻器的存算一體特性，通過將進位ci+1設置為ai、bi和ci三個輸入值之一，并通過對近似加法電路各端口同步施加電壓，實現進位取反后的多數門邏輯運算，從而并行地得到了各位加和結果s1,s2,...,sn；通過上述近似加法設計，本發明無需等待上一位的進位計算，在一開始的寫入環節就完成了所有位的進位計算，不同位的加和結果的計算可以同時進行，高效地實現了并行多位加法運算，計算速度較快；且本發明所需的器件數量和操作步驟均較少，能夠在采用較少的器件和操作步驟的條件下，以較快的計算速度實現近似加法運算，減少了硬件資源消耗，尤其在處理大數據流和高速運算時表現出顯著的性能提升。

26、2、進一步地，本發明所提供的基于憶阻器的近似加法電路的控制方法及對應的近似加法運算裝置，當第三輸入數為c時，通過將憶阻器m4置為高阻態，將t3端口設置為懸空狀態；分別在t1端口和t2端口接入幅值為0的電壓，在t5端口接入固定電壓vcond，在t4n端口接入電壓v，從而憶阻器m4中得到進位cn+1=?anbn作為cn+1的最終結果；通過上述操作能夠進一步改善n位近似計算的精度。

27、3、進一步地，在本發明所提供的基于憶阻器的近似加法電路的控制方法中，vcond=2vset；vp=1.2vset，本發明采用的多數邏輯計算產生的結果以輸出列中憶阻器的阻態進行存儲，選擇上述兩種電壓值可以使得不同輸入導致的輸出列中憶阻器阻態的變化窗口大致相同，從而更準確地實現輸出列中憶阻器阻態的變化，進而進一步提高了計算地準確度。

28、4、進一步地，在本發明所提供的基于憶阻器的近似加法電路的控制方法及對應的近似加法運算裝置中，近似加法電路中各憶阻器的開關比大于或等于100，憶阻器開關比直接影響到輸出列中憶阻器的阻態變化窗口，開關比越大，輸出列中憶阻器的阻態變化窗口也越大，在開關比大于或等于100的情況下，輸出列中的憶阻器可以更加準確地實現阻態變化，從而進一步提高了計算地準確度。