升壓電路的制作方法
【專利摘要】將供給電壓升壓而得到升壓電路輸出(VOUT)的升壓電路(51)，具備：生成時鐘信號(CLK)的振蕩電路(1)；利用該時鐘信號(CLK)將供給電壓升壓，由此得到電荷泵輸出(VCP)的電荷泵電路(2)；感測升壓電路輸出(VOUT)的電壓并輸出感測信號(EN)的感測電路(3)；及將電荷泵輸出(VCP)與升壓電路輸出(VOUT)的連接切斷的輸出電路(4)。振蕩電路(1)根據感測信號(EN)來控制振蕩電路(1)的輸出的激活/非激活。輸出電路(4)根據感測信號(EN)來控制輸出電路(4)的切斷。
【專利說明】升壓電路

【技術領域】
[0001]本發(fā)明涉及半導體存儲器等所采用的升壓電路，特別是涉及減小升壓電壓的過沖(overshoot)及波動(ripple)的升壓電路。

【背景技術】
[0002]閃速存儲器等的半導體存儲器為了執(zhí)行數據的寫入、擦除、及讀出動作而需要比外部電源電壓更高的電壓。這種半導體存儲器具有升壓電路，升壓電路具備:生成時鐘信號的振蕩電路、利用該時鐘信號將供給電壓升壓的電荷泵電路、感測升壓電壓并按照將該升壓電壓維持在某一電壓范圍的方式進行控制的感測電路。
[0003]升壓電壓的電壓范圍對被供給升壓電壓的電路的穩(wěn)定動作造成響。特別是，升壓電壓的上限對被供給升壓電壓的晶體管的特性劣化造成影響。因而，需要使升壓電壓的電壓范圍減小。
[0004]根據某一現有技術，設置2個在感測電路中進行比較的電壓，升壓電壓達到低的一側的第I比較電壓為止，電荷泵電路以通常的升壓能力進行升壓動作，若升壓電壓超過第I比較電壓，則通過降低時鐘信號的頻率而使升壓能力下降，根據升壓電壓與高的一側的第2比較電壓的比較結果對電荷泵電路的激活(activat1n)/非激活(deactivat1n)進行切換，由此使升壓電壓的電壓范圍減小(參照專利文獻I)。
[0005]在先技術文獻
[0006]專利文獻
[0007]專利文獻I JP特開2005-190533號公報


【發(fā)明內容】

[0008]-發(fā)明所要解決的技術問題-
[0009]然而，在上述現有技術中，自感測電路中的第2比較電壓近旁的比較結果的確定到電荷泵電路的激活/非激活的切換為止產生的延遲，使得多余的時鐘脈沖被輸入電荷泵電路中，結果較高地升壓至必要值以上，因此產生過沖。再有，若升壓電壓超過第I比較電壓，則使升壓能力下降，因此升壓電路無法追蹤急劇的負載的變化，升壓電壓有可能下降。
[0010]還有，在升壓電壓的上限較高的情況下，被供給升壓電壓的晶體管需要使用具備厚的氧化膜的高耐壓用的晶體管，使得電路面積及制造成本增加。
[0011]本發(fā)明的目的在于，在升壓電路中不會使升壓能力下降地減小升壓電壓的電壓范圍。
[0012]-用于解決技術問題的手段-
[0013]本發(fā)明的升壓電路在電荷泵輸出與升壓電路輸出之間設置輸出電路，根據升壓電路輸出來切換輸出電路的連接/切斷。
[0014]具體地說明的話，本發(fā)明涉及的升壓電路是將供給電壓升壓并向第I端子輸出的升壓電路，其具備:振蕩電路，其生成時鐘信號；電荷泵電路，其利用所述時鐘信號將所述供給電壓升壓，向第2端子輸出升壓電壓；感測電路，其感測所述第I端子的電壓并輸出感測信號；以及輸出電路，其切斷所述第I端子與所述第2端子的連接，所述振蕩電路根據所述感測信號來控制所述振蕩電路的輸出的激活/非激活，所述輸出電路根據所述感測信號來控制所述輸出電路的切斷。
[0015]根據該構成，若升壓電路輸出達到給定的電壓，則輸出電路將電荷泵輸出與升壓電路輸出的連接切斷。由此，即便振蕩電路的非激活化存在延遲而使電荷泵輸出暫時繼續(xù)上升，升壓電路輸出也會立即停止上升。因而，能減小升壓電壓的電壓范圍。
[0016]-發(fā)明效果-
[0017]根據本發(fā)明，能減小升壓電壓的電壓范圍并實現被供給升壓電壓的電路的穩(wěn)定電路動作。再有，因為可以降低升壓電壓的上限，所以可抑制被供給升壓電壓的晶體管的特性劣化。
[0018]再有，由于切斷電荷泵輸出與升壓電路輸出的連接后，電荷泵輸出會暫時上升，故在升壓電路輸出比給定的電壓下降時若連接輸出電路，則因電荷泵輸出的電荷會使升壓電路輸出上升，因此可以提高升壓電壓的下限，由此能減小升壓電壓的電壓范圍。

【專利附圖】

【附圖說明】
[0019]圖1是表示本發(fā)明的實施方式涉及的升壓電路的構成的框圖。
[0020]圖2是表示圖1中的振蕩電路的一例的電路圖。
[0021]圖3是表示圖1中的電荷泵電路的一例的電路圖。
[0022]圖4是圖3的電荷泵電路中的2相時鐘信號的波形圖。
[0023]圖5是表示圖1中的感測電路的一例的電路圖。
[0024]圖6是表示圖1中的開關電路的一例的電路圖。
[0025]圖7是用于說明圖6的開關電路的動作的信號波形圖。
[0026]圖8是用于說明圖1的升壓電路的動作的信號波形圖。
[0027]圖9是表不圖1中的開關電路的其他例的電路圖。
[0028]圖10是用于說明圖9的開關電路的動作的信號波形圖。
[0029]圖11是表示圖1的升壓電路的變形例的框圖。
[0030]圖12是搭載了圖1或圖11的升壓電路的半導體存儲器的框圖。

【具體實施方式】
[0031 ] 以下，參照附圖對本發(fā)明的實施方式進行說明。
[0032]圖1表示本發(fā)明的實施方式涉及的升壓電路51的構成。圖1的升壓電路51是將供給電壓升壓而得到升壓電路輸出VOUT的電路，具備:生成時鐘信號CLK的振蕩電路I ;利用該時鐘信號CLK將供給電壓升壓，由此得到電荷泵輸出VCP的電荷泵電路2 ;感測升壓電路輸出VOUT的電壓并將感測信號EN輸出的感測電路3 ;和切斷電荷泵輸出VCP與升壓電路輸出VOUT的連接的輸出電路4。感測電路3根據升壓電路輸出VOUT來輸出感測信號EN。
[0033]圖2表示圖1中的振蕩電路I的一例。圖2的振蕩電路I將變換器列11與AND電路12連接為構成能控制的環(huán)狀振蕩器，在感測信號EN為高電平的情況下將時鐘信號CLK激活，在感測信號EN為低電平的情況下不激活時鐘信號CLK而輸出低電平。振蕩電路I只要不激活時鐘信號CLK即可，并非一定要停止振蕩。
[0034]圖3表示圖1中的電荷泵電路2的一例。圖3的電荷泵電路2是Dickson型電荷泵電路，其通過利用時鐘信號CLK將供給電壓VDD升壓，從而得到正的升壓電壓、即電荷泵輸出VCP (> VDD)，由用于生成反相時鐘信號CLKB的I個變換器21、n個(η為整數)MOS電容Cl?Cn和(η+1)個MOS晶體管TO?Tn構成。圖4是圖3的電荷泵電路2中的2相時鐘信號CLK、CLKB的波形圖。
[0035]圖5表示圖1中的感測電路3的一例。圖5的感測電路3由分壓電路30與差動放大電路33構成。分壓電路30在升壓電路輸出VOUT與接地電壓GND之間串聯地連接電阻元件31、32，輸出以電阻元件31、32的電阻比決定的分壓電壓VDIV。差動放大電路33將分壓電壓VDIV與基準電壓VREF作為輸入，在分壓電壓VDIV比基準電壓VREF高的情況下輸出低電平的感測信號EN，在分壓電壓VDIV比基準電壓VREF低的情況下輸出高電平的感測信號EN。
[0036]圖6表不作為圖1中的輸出電路4的一例的開關電路。圖6的輸出電路4由P溝道型MOS晶體管41和具備邏輯反相功能的電平移位電路42構成。P溝道型MOS晶體管41的源極端子與電荷泵輸出VCP連接，漏極端子與升壓電路輸出V0UT( > VDD)連接。電平移位電路42接受感測信號EN的輸入，將具備升壓電路輸出VOUT與接地電壓GND之間的輸出振幅的輸出信號LOP輸出。P溝道型MOS晶體管41的柵極端子接受電平移位電路42的輸出信號LOP。
[0037]圖7是圖6的輸出電路4的動作說明圖。在感測信號EN為低電平(=GND)的情況下，作為電平移位電路42的輸出信號LOP而輸出升壓電路輸出VOUT( > VDD)。再有，在感測信號EN為高電平( = VDD)的情況下，作為電平移位電路42的輸出信號LOP而輸出接地電壓GND。
[0038]圖8是圖1的升壓電路51的動作說明圖。若升壓電路輸出VOUT的電壓比感測電路3所設定的感測電壓高，則感測信號EN變?yōu)榈碗娖剑龎弘娐份敵鯲OUT與電荷泵輸出VCP的連接被輸出電路4切斷，結果升壓電路輸出VOUT不再上升。另一方面，在自感測信號EN變?yōu)榈碗娖狡鹬琳袷庪娐稩被非激活化為止的期間內輸入時鐘信號CLK的幾個脈沖，電荷泵輸出VCP達到比升壓電路輸出VOUT高的電壓。然后，因與升壓電路輸出VOUT連接的電路的負載，若升壓電路輸出VOUT的電壓下降而變得低于感測電壓，則感測信號EN變?yōu)楦唠娖剑龎弘娐份敵鯲OUT與電荷泵輸出VCP被連接，結果因電荷泵輸出VCP的電荷而使升壓電路輸出VOUT下降的速度減緩，或者升壓電路輸出VOUT上升。
[0039]以上動作的結果，從感測信號EN的轉變到振蕩電路I的非激活化為止的期間內產生的多余的時鐘信號CLK的脈沖不會對升壓電路輸出VOUT造成影響，能夠減小升壓電路輸出VOUT的電壓范圍。再有，與前述現有技術不同在設定的感測電壓近旁無需使升壓能力下降，因此圖1的升壓電路51也可以追蹤急劇的負載的變化。
[0040]圖9表示圖1中的輸出電路4的其他例。圖9的輸出電路4適于通過電荷泵電路2而獲得負的電荷泵輸出VCP( < 0V)的情況，由N溝道型MOS晶體管43、及不具備邏輯反相功能的電平移位電路44構成。N溝道型MOS晶體管43的源極端子與電荷泵輸出VCP連接，漏極端子與升壓電路輸出VOUT( < 0V)連接。電平移位電路44接受感測信號EN的輸入，將具備電源電壓VDD與升壓電路輸出VOUT之間的輸出振幅的輸出信號LON輸出。N溝道型MOS晶體管43的柵極端子接受電平移位電路44的輸出信號L0N。
[0041]圖10是圖9的輸出電路4的動作說明圖。在感測信號EN為低電平(=GND)的情況下，作為電平移位電路44的輸出信號LON而輸出升壓電路輸出VOUT ( < 0V)。再有，在感測信號EN為高電平( = VDD)的情況下，作為電平移位電路44的輸出信號LON而輸出電源電壓VDD。
[0042]另外，振蕩電路1、感測電路3及輸出電路4可以由具備與電荷泵電路2同等以下的氧化膜厚的MOS晶體管或MOS電容構成。
[0043]圖11表示本發(fā)明的實施方式涉及的升壓電路51的其他構成。圖11中的感測電路3在“根據升壓電路輸出VOUT而輸出感測信號EN、及使該感測信號EN延遲而得的第2感測信號EN1”這一點上和圖1中的感測電路3不同。其他構成也可以與圖1相同。輸出電路4根據感測信號EN而切換為切斷。振蕩電路I根據使感測信號EN延遲而得的第2感測信號ENl切換為非激活。因而，輸出電路4向切斷的切換后，電荷泵輸出VCP也與圖1的構成相比更大幅度地升壓。
[0044]再有,輸出電路4的輸出切斷后，由于電荷泵輸出VCP也會暫時上升,故在升壓電路輸出VOUT與給定的電壓相比有所下降時若連接輸出電路4，則因電荷泵輸出VCP的電荷使得升壓電路輸出VOUT與圖1的構成相比更大幅度地上升。因而，可以提高升壓電壓的下限，由此可減小升壓電壓的電壓范圍。其中，因為電荷泵輸出VCP與圖1的構成相比更大幅度地上升，所以也有時需要變更輸出電路4的耐壓。
[0045]另外，第2感測信號ENl例如可以在感測電路3的輸出與振蕩電路I的輸入之間的任意點通過使感測信號EN延遲而得到。
[0046]圖12是搭載了圖1或圖11的升壓電路51的半導體存儲器50的框圖。圖12的半導體存儲器50由升壓電路51、調整器電路52、行譯碼器53、列譯碼器54、讀出放大器/數據鎖存電路55、和存儲器單元陣列56構成。行譯碼器53及列譯碼器54是用于選擇對存儲器單元陣列56進行寫入或讀出的存儲器單元的譯碼器。讀出放大器/數據鎖存電路55是用于進行數據的比較/判定的電路，該數據是進行寫入或讀出的數據。作為寫入電壓或讀出電壓，升壓電路51向行譯碼器53及列譯碼器54供給升壓電路輸出V0UT。調整器電路52根據升壓電路輸出VOUT生成穩(wěn)定化電壓VR，并將該穩(wěn)定化電壓VR向行譯碼器53及列譯碼器54供給。
[0047]圖12的半導體存儲器50是閃速存儲器、電阻變化型或磁阻變化型的非易失性半導體存儲器等。
[0048]-工業(yè)實用性-
[0049]本發(fā)明涉及的升壓電路可減小升壓電壓的電壓范圍并能實現被供給升壓電壓的電路的穩(wěn)定電路動作。再有，因為可以降低升壓電壓的上限，所以能抑制被供給升壓電壓的晶體管的特性劣化。因而，具有可實現半導體存儲器的高精度的改寫電壓控制、MOS晶體管的高可靠性的效果，對于電阻變化型非易失性半導體存儲器等來說是有用的。
[0050]-符號說明-
[0051]I振蕩電路
[0052]2電荷泵電路
[0053]3感測電路
[0054]4開關電路
[0055]11變換器列
[0056]12 AND 電路
[0057]21變換器
[0058]30分壓電路
[0059]31、32電阻元件
[0060]33差動放大電路
[0061]41 P溝道型MOS晶體管
[0062]42電平移位電路
[0063]43 N溝道型MOS晶體管
[0064]44電平移位電路
[0065]50半導體存儲器
[0066]51升壓電路
[0067]52調整器電路
[0068]53行譯碼器
[0069]54列譯碼器
[0070]55讀出放大器/數據鎖存電路
[0071]56存儲器單元陣列
[0072]Cl ?Cn MOS 電容
[0073]TO?Tn N溝道型MOS晶體管
【權利要求】
1.一種升壓電路，將供給電壓升壓并向第I端子輸出，其具備: 振蕩電路，其生成時鐘信號； 電荷泵電路，其利用所述時鐘信號將所述供給電壓升壓，向第2端子輸出升壓電壓； 感測電路，其感測所述第I端子的電壓并輸出感測信號；以及 輸出電路，其切斷所述第I端子與所述第2端子的連接， 所述振蕩電路根據所述感測信號來控制所述振蕩電路的輸出的激活/非激活， 所述輸出電路根據所述感測信號來控制所述輸出電路的切斷。
2.根據權利要求1所述的升壓電路，其特征在于， 所述輸出電路是將所述第I端子與所述第2端子連接或切斷的開關電路。
3.根據權利要求1所述的升壓電路，其特征在于， 所述振蕩電路根據所述感測信號來控制所述振蕩電路的激活/非激活。
4.根據權利要求2所述的升壓電路，其特征在于， 所述電荷泵電路向所述第2端子輸出正的升壓電壓， 所述開關電路具有根據所述第I端子的電壓而控制柵極電壓的P溝道型MOS晶體管。
5.根據權利要求2所述的升壓電路，其特征在于， 所述電荷泵電路向所述第2端子輸出負的升壓電壓， 所述開關電路具有根據所述第I端子的電壓而控制柵極電壓的N溝道型MOS晶體管。
6.根據權利要求2所述的升壓電路，其特征在于， 所述振蕩電路、所述感測電路及所述開關電路由具備與所述電荷泵電路同等以下的氧化膜厚的MOS晶體管或MOS電容構成。
7.一種半導體存儲器，其搭載了權利要求1?6的任一項所述的升壓電路。
8.一種非易失性半導體存儲器，其搭載了權利要求1?6的任一項所述的升壓電路。
9.一種電阻變化型非易失性半導體存儲器，其搭載了權利要求1?6的任一項所述的升壓電路。
10.一種磁阻變化型非易失性半導體存儲器，其搭載了權利要求1?6的任一項所述的升壓電路。
【文檔編號】G11C5/14GK104137405SQ201380010850
【公開日】2014年11月5日 申請日期:2013年2月8日 優(yōu)先權日:2012年2月28日
【發(fā)明者】濱本幸昌 申請人:松下電器產業(yè)株式會社