專利名稱：一種半導體結構及其制造方法
技術領域：
本發明涉及半導體制造技術，尤其涉及一種半導體結構及其制造方法。
背景技術：
金屬氧化物半導體場效應晶體管(Metal-Oxide-SemiconductorField-EffectTransistor, M0SFET)是一種可以廣泛應用在數字電路和模擬電路中的晶體管。當MOSFET的柵介質層由高K介質材料構成時，可以有效地減小柵極漏電流，但是在最初形成高K柵介質層時，高K柵介質層的分子結構可能會稍有缺陷。為了修復該缺陷，需要在較高的溫度(6000C -SOO0C )下對其進行退火。此外，對高K柵介質層進行退火還可以提高晶體管的可靠性。在替代柵工藝中，沉積高K柵介質層通常在去除偽柵之后進行，例如已經沉積了層間介質層之后。如果此時已經形成源漏區的金屬硅化物，由于對高K介質層進行退火需要高溫，則金屬硅化物層在高溫下結構會發生變化，從而導致金屬硅化物層電阻率的增加，進而降低晶體管的性能。在現有技術美國專利申請US2007/0141798A1中提出一種在替代柵工藝中可以對高K柵介質層進行退火但又不破壞金屬硅化物層的方法，該方法步驟如下:在襯底上形成具有犧牲柵極的晶體管；在襯底上沉積第一層間介質層；移除所述犧牲柵極形成柵溝槽；在所述柵溝槽中沉積形成高K介電層；對所述高K介電層進行退火；在所述柵溝槽中沉積金屬層；在所述第一層間介質層和所述晶體管上沉積第二層間介質層；刻蝕所述第一層間介質層和所述第二層間介質層至源極和漏極分別形成第一接觸溝槽和第二接觸溝槽；在所述第一接觸溝槽和所述第二接觸溝槽中沉積第二金屬層；對所述第二金屬層進行退火，在所述源極和漏極形成金屬硅化物層；以及沉積第三金屬層填充所述第一接觸溝槽和所述第二接觸溝槽。由于在對高K介質層進行退火后形成接觸層(如金屬硅化物層)，所以避免了金屬硅化物層在高溫下被破壞。但是，上述方法雖然能在對高K柵介質層進行退火時不破壞金屬硅化物層，但是該方法的限制是只能在接觸溝槽與源/漏區之間形成金屬硅化物層，在源/漏區表面覆蓋金屬硅化物的區域面積有限，由此不能充分地降低該晶體管的金屬硅化物層的接觸電阻。因此，如何降低接觸層(如金屬硅化物層)的接觸電阻，就成了亟待解決的問題。

發明內容
本發明的目的之一是提供一種半導體結構及其制造方法，利于減小源/漏區接觸層(如金屬硅化物層)的接觸電阻。根據本發明的一個方面，提供一種半導體結構的制造方法，該方法包括以下步驟:a)提供襯底；b)在所述襯底上形成偽柵堆疊、附著于所述偽柵堆疊側壁的側墻、以及位于所述偽柵堆疊兩側的源/漏區，其中所述偽柵堆疊至少包括第一柵極介質層和偽柵極；c)在所述源/漏區表面形成與所述源/漏區同型摻雜的非晶硅層；d)形成覆蓋所述摻雜非晶硅層以及偽柵堆疊的層間介質層；e)去除所述層間介質層的一部分以暴露所述偽柵堆疊；f)去除所述偽柵堆疊以形成開口，在所述開口內填充第二柵介質層和所述第一導電材料，或者去除所述偽柵堆疊在第一柵極介質層以上的部分以形成開口，在所述開口內填充所述第一導電材料，以形成柵堆疊結構；g)形成貫穿層間介質層和所述非晶硅層的接觸孔，所述接觸孔至少部分暴露所述源/漏區；h)在所述源/漏區的暴露區域和接觸孔在非晶硅層中的側壁表面形成接觸層；i)在所述接觸孔中填充第二導電材料，形成接觸塞。本發明另一方面還提出一種半導體結構，該半導體結構包括:襯底；形成于所述襯底之上的柵堆疊結構；形成于所述襯底之中，且位于所述柵堆疊結構兩側的源/漏區；覆蓋所述源/漏區的非晶硅層；覆蓋所述非晶硅層和所述柵堆疊結構的層間介質層；以及貫穿層間介質層以及所述非晶硅層并與所述源/漏區電連接的，由第二導電材料構成的接觸塞，其中:在所述接觸塞與所述源/漏區以及所述非晶硅層之間存在接觸層。本發明在源/漏區和非晶硅層表面形成接觸層，接觸層的金屬硅化物不需要經受對高K柵介質層的高溫處理，所以生成時可以控制其厚度比需要經受高溫處理時的高，從而降低了源/漏區金屬硅化物層的接觸電阻；同時可增加在源/漏區表面覆蓋接觸層的面積，也利于減小源/漏區接觸電阻。同時由于非晶硅層的存在，使得源/漏區與接觸層的接觸面積增大，可以進一步降低接觸電阻。與現有技術相比，有明顯的進步和提高。


通過閱讀參照以下附圖所作的對非限制性實施例所作的詳細描述，本發明的其它特征、目的和優點將會變得更明顯:圖1為根據本發明的半導體結構制造方法的流程圖；圖2至圖13為根據本發明的一個優選實施例按照圖1所示流程制造半導體結構的各個階段的剖面示意圖。附圖中相同或相似的附圖標記代表相同或相似的部件。
具體實施例方式下面詳細描述本發明的實施例，所述實施例的示例在附圖中示出。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本發明，而不能解釋為對本發明的限制。下文的公開提供了許多不同的實施例或例子用來實現本發明的不同結構。為了簡化本發明的公開，下文中對特定例子的部件和設置進行描述。當然，它們僅僅為示例，并且目的不在于限制本發明。此外，本發明可以在不同例子中重復參考數字和/或字母。這種重復是為了簡化和清楚的目的，其本身不指示所討論各種實施例和/或設置之間的關系。此夕卜，本發明提供了各種特定的工藝和材料的例子，但是本領域技術人員可以意識到其他工藝的可應用性和/或其他材料的使用。應當注意，在附圖中所圖示的部件不一定按比例繪制。本發明省略了對公知組件和處理技術及工藝的描述以避免不必要地限制本發明。下面，將結合圖2至圖13對圖1中形成半導體結構的方法進行具體地描述。參考圖1和圖2，在步驟SlOl中，提供襯底100。在本實施例中，襯底100包括硅襯底(例如硅晶片)。根據現有技術公知的設計要求(例如P型襯底或者N型襯底)，襯底100可以包括各種摻雜配置。其他實施例中襯底100還可以包括其他基本半導體，例如鍺。或者，襯底100可以包括化合物半導體(如II1-V族材料)，例如碳化硅、砷化鎵、砷化銦。典型地，襯底100可以具有但不限于約幾百微米的厚度，例如可以在400um-800um的厚度范圍內。特別地，可以在襯底100中形成隔離區，例如淺溝槽隔離(STI)結構120，以便電隔離相鄰的場效應晶體管器件。參考圖1和圖2，在步驟S102中，在襯底100上形成偽柵堆疊、在所述偽柵堆疊側壁形成側墻240、以及位于所述偽柵堆疊兩側的源/漏區110，其中所述偽柵堆疊包括第一柵介質層210、偽柵極220和覆蓋層230。在本實施例中，在形成偽柵堆疊時，首先在襯底100上形成第一柵介質層210，在本實施例中，所述第一柵介質層210的材料可以是氧化硅、氮化硅或其組合形成，在其他實施例中，也可以是高 K 介質，例如，HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, A1203、La203、ZrO2, LaAlO中的一種或其組合，其厚度可以為2_10nm。而后，在所述第一柵介質層210上通過沉積例如Poly-S1、Poly_SiGe、非晶硅，和/或，摻雜或未摻雜的氧化硅及氮化硅、氮氧化娃、碳化娃，甚至金屬形成偽柵極220,其厚度可以為10-80nm。最后,在偽柵極220上形成覆蓋層230，例如通過沉積氮化硅、氧化硅、氮氧化硅、碳化硅及其組合形成，用以保護偽柵極220的頂部區域，防止偽柵極220的頂部區域在后續形成接觸層的工藝中與沉積的金屬層發生反應。在其他實施例中，也可以不形成覆蓋層230。通過光刻工藝構圖，并利用刻蝕工藝刻蝕上述沉積的多層結構后，形成偽柵堆疊。在另一個實施例中，偽柵堆疊也可以沒有第一柵介質層210，而是在后續的替代柵工藝中除去偽柵堆疊后形成柵介質層。形成所述偽柵堆疊后，在所述偽柵堆疊的側壁上形成側墻240，用于將柵極隔離。側墻240可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其組合，和/或其他合適的材料形成。側墻240可以具有多層結構，且對于相鄰的兩層，其材料可以不同。側墻240可以通過包括沉積刻蝕工藝形成，其厚度范圍可以是IOnm-1OOnmJn 30nm、50nm或80nm。源/漏區110位于偽柵堆疊兩側，可以通過向襯底100中注入P型或N型摻雜物或雜質而形成，例如，對于PMOS來說，源/漏區110可以是P型摻雜的SiGe ;對于NMOS來說，源/漏區110可以是N型摻雜的Si。源/漏區110可以由包括光刻、離子注入、擴散和/或其他合適工藝的方法形成，利用通常的半導體加工工藝和步驟，對所述半導體結構進行退火，以激活源/漏區110中的摻雜，退火可以采用包括快速退火、尖峰退火等其他合適的方法形成。在本實施例中，源/漏區110在襯底100內部，在其他一些實施例中，源/漏區110可以是通過選擇性外延生長所形成的提升的源漏極結構，其外延部分的頂部高于偽柵堆疊底部(本說明書中所指的偽柵堆疊底部意指偽柵堆疊與襯底100的交界面)。 參考圖1、圖3和圖4，在步驟S103中，在所述源/漏區110表面形成與所述源/漏區同型摻雜的非晶硅層251。具體地，如圖3所示，首先沉積一層非晶硅層250均勻覆蓋所述襯底100表面，如圖所示覆蓋了偽柵堆疊、側墻240以及源/漏區110。非晶硅層250可以通過化學氣相沉積(Chemical vapor deposition, CVD)、等離子體增強CVD、高密度等離子體CVD、ALD (原子層淀積)、等離子體增強原子層淀積(PEALD)、脈沖激光沉積(PLD)或其他合適的方法形成。非晶硅層250的厚度可以是幾納米到幾十納米。之后對非晶硅層250進行摻雜，如果源/漏區是P型摻雜，那么非晶硅層250也進行P型摻雜，如果源/漏區是N型摻雜，那么非晶硅層250也進行N型摻雜，保持非晶硅層250與源/漏區摻雜類型的一致。最后在非晶硅層250上覆蓋光刻膠，光刻構圖后刻蝕去除源/漏區110上方以外的非晶硅層250，得到如圖4所示的僅存在于源/漏區110上方的摻雜非晶硅層251。需強調的是，此時，在覆蓋非晶硅層250之前，還可以去除至少部分所述側墻240。如圖13所示，在后續步驟中制作接觸塞時，可以增大接觸孔的可選擇范圍。接觸孔越大，源/漏區與接觸層111的接觸面積就越大，相應可以減小源/漏區與接觸層111的接觸電阻。參考圖1和圖4，在步驟S104中，形成覆蓋所述摻雜非晶硅層(251)以及偽柵堆疊的層間介質層300。所述層間介質層300可以通過化學氣相沉淀(CVD)、等離子體增強CVD、高密度等離子體CVD、旋涂和/或其他合適的工藝等方法形成。所述層間介質層300的材料可以包括氧化硅(USG)、摻雜的氧化硅(如氟硅玻璃、硼硅玻璃、磷硅玻璃、硼磷硅玻璃)、低k電介質材料(如黑鉆石、coral等)中的一種或其組合。所述層間介質層300的厚度范圍可以是40nm-150nm,如80nm、IOOnm或120nm,且可以具有多層結構(相鄰兩層間，材料可以不同)。參考圖1和圖5，在步驟S105中，去除所述層間介質層300的一部分以暴露所述偽
柵堆疊。在本實施例中，執行替代柵工藝。參考圖5，對層間介質層300和偽柵堆疊進行平坦化處理以暴露偽柵極220的上表面。例如，可以通過化學機械拋光(CMP)的方法去除層間介質層300，并使偽柵極220和層間介質層300的上表面齊平(本文件內，術語“齊平”意指兩者之間的高度差在工藝誤差允許的范圍內)。參考圖1，圖6至圖9，在步驟S106中，去除所述偽柵堆疊以形成開口 260，在所述開口 260內填充第二柵介質層和所述第一導電材料，或者去除所述偽柵堆疊在第一柵極介質層以上的部分以形成開口，在所述開口內填充所述第一導電材料，以形成柵堆疊結構。在本實施例中，一并去除偽柵極220和第一柵介質層210，暴露柵襯底100以形成開口 260，參考圖6(b)。可以使用濕法刻蝕和/或干法刻蝕的方式去除偽柵極220和第一柵介質層210。濕法刻蝕工藝包括四甲基氫氧化銨(TMAH)、氫氧化鉀(KOH)或者其他合適刻蝕的溶液；干法刻蝕工藝包括六氟化硫(SF6)、溴化氫(HBr)、碘化氫(HI)、氯、氬、氦、甲烷(及氯代甲烷)、乙炔、乙烯等碳的氫化物及其組合，和/或其他合適的材料。沉積柵介質層270，覆蓋開口 260的底部以及側墻240的內壁，參考圖7。所述柵介質層 270 的材料可以是高 K 介質，例如，Hf02、HfSiO、HfSiON、HfTaO, HfTiO、HfZrO、A1203、La203> Zr02>LaA10中的一種或其組合,其厚度可以為2nm-10nm,如5nm或8nm。所述柵介質層270可以通過CVD或者原子層沉積(ALD)的工藝來形成。所述柵介質層270還可以具有多層結構，包括具有上述材料的兩個以上的層。形成所述柵介質層270后，進一步進行退火，以提高半導體結構的性能，退火的溫度范圍為600°C至800°C。退火后，在所述柵介質層270上通過沉積第一導電材料的方式形成金屬柵極280，參考圖8。對于NM0S，所述第一導電材料可以是TaC、TiN, TaTbN, TaErN,TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax中的一種或其組合，對于PM0S，所述第一導電材料可以是 MoNx，TiSiN, TiCN, TaAlC, TiAlN, TaN, PtSix, Ni3Si, Pt, Ru, Ir, Mo, HfRu，RuOx ;其厚度可以為10nm-80nm，如30nm或50nm。其中，金屬柵極280也可以具有多層結構，包括具有上述材料的兩個以上的層。在其他實施例中，當所述第一柵介質層210的材料為高K介質時，例如，HfO2,HfSiO, Hf SiON、HfTaO, HfTiO, HfZrO, A1203、La203、ZrO2, LaAlO 中的一種或其組合，也可以只去除所述偽柵極220以形成開口 260，參考圖6 (a)。接著，對所述第一柵介質層210進行高溫退火，以修整在形成第一導電材料之前已形成的結構，然后再形成金屬柵極280，其中，高溫退火與形成金屬柵極的工藝與上述形成所述柵介質層270后所執行的工藝相同，在此不再贅述。最后，執行CMP平坦化處理，使所述金屬柵極280與層間介質層300的上表面齊平，形成柵堆疊結構，參考圖9。參考圖1和圖11，在步驟S107中，形成貫穿層間介質層300和所述非晶硅層251的接觸孔310，所述接觸孔310至少部分暴露所述源/漏區110 ;在本實施例中，先刻蝕層間介質層300，再蝕刻摻雜非晶硅層251，直至暴露源/漏區110，形成接觸孔310?？涛g之前先在層間介質層300和金屬柵極280上覆蓋一層光刻膠層，對所述光刻膠層進行曝光構圖，形成小孔，對應要形成接觸孔310的位置。在本實施例中，使用刻蝕的方法對層間介質層300和摻雜非晶硅層251分別進行刻蝕并停止于源/漏區110與摻雜非晶硅層251的接觸面上，以形成接觸孔310。其中可以使用不同的刻蝕工藝和/或不同的刻蝕劑來刻蝕層間介質層300和摻雜非晶硅層251。例如，在非晶硅層較薄的情況下，可以使用干法刻蝕層間介質層300并使用濕法刻蝕摻雜非晶硅層251。光刻膠層的材料可以是烯類單體材料、含有疊氮醌類化合物的材料或聚乙烯月桂酸酯材料，當然也可以根據具體的制造需要選擇合適的材料。刻蝕后形成的接觸孔310可以具有上大下小的錐形結構。在本發明的實施例中，可以對刻蝕的深度進行控制。具體地，在刻蝕摻雜非晶硅層251時，可以減少或者加大刻蝕時間；減少刻蝕時間使得接觸孔310的底部僅僅到達非晶硅層內部，加大刻蝕時間使得接觸孔310的底部進入所述源/漏區的內部，從而進一步增大了源/漏區的暴露面積，使得后續操作能夠進一步減小源/漏區與金屬硅化物層之間的接觸電阻?？蛇x地，在形成接觸孔310之前，在層間介質層300和金屬柵極280上沉積頂層400，參考圖10。所述頂層400的材料可以是氮化硅、氧化物或其組合，通過CVD、等離子體增強CVD、高密度等離子體CVD、旋涂或其他合適的方法形成在層間介質層300和金屬柵極280之上。在該半導體結構形成的后續過程中，頂層400可以用來保護金屬柵極280不受到破壞。此時，所述頂層材料與所述層間介質層材料需不同。例如，在后續工序中，向接觸孔310內沉積金屬層形成金屬硅化物層后，通過選擇性刻蝕去除未反應的金屬層時，頂層400可以有效地防止金屬柵極280被刻蝕。
在本發明的實施例中，如果沉積了頂層400，則形成接觸孔310的刻蝕需要進行相應調整，例如，用不同的刻蝕氣體刻蝕頂層400和層間介質層310。參考圖1和圖12，在步驟S108中，在所述源/漏區110的暴露區域和接觸孔310在非晶硅層251中的側壁表面形成接觸層111?？梢酝ㄟ^金屬濺鍍方式或化學氣相沉積法，在接觸孔310的底部形成金屬層。在本實施例中，所述金屬層的材料可以是Ni或者NiPt，厚度例如在IOnm至25nm之間，經過退火與硅發生反應后所形成的所述金屬硅化物層111為NiSi或者Ni(Pt) Si2_y。在其他實施例中，可以采用其他可行的金屬作為金屬層。然后，對該半導體結構進行退火，退火可以采用包括快速退火、尖峰退火等其他合適的方法實施，使沉積的金屬層的與源/漏區110的暴露區域和接觸孔310在非晶硅層251中的側壁表面相接觸的部分與硅反應形成金屬硅化物層111。如圖12所示，在所述源/漏區110的暴露區域以及接觸孔310在非晶硅層251中的側壁表面形成了所述金屬硅化物層111。不同的金屬層厚度和材料，在不同溫度下形成的金屬硅化物層111在電阻率的表現上截然不同，通過分析這種關系，確定出金屬層的厚度以及生成的金屬硅化物層的厚度，以保證電阻率處于相對較小的水平上。參考圖1和圖13，最后，執行步驟S109，在所述接觸孔310中填充接觸金屬(文中也稱為“第二導電材料”)，形成接觸塞320。所述接觸金屬可以是W、TiAl, Al等金屬或合金?？蛇x地，在向所述接觸孔310中填充接觸金屬之前，可以通過ALD、CVD、PVD等沉積工藝先在接觸孔310整個內壁和底部沉積一層襯層(未示出)，所述襯層的材料可以是T1、TiN、Ta、TaN或其組合,其厚度的范圍是5nm-20nm,如IOnm或15nm。填充接觸金屬后,對所述接觸金屬進行CMP平坦化處理，使接觸金屬的上表面與層間介質層300的上表面齊平。隨后按照常規半導體制造工藝的步驟完成該半導體器件的制造。在上述步驟完成后，在所述半導體結構中，形成的金屬硅化物不需要經受對高K柵介質層的高溫處理，生成時可以控制其厚度，降低了源/漏區與金屬硅化物層之間的接觸電阻。除此之外，由于非晶硅層的存在，使得所形成的接觸層111的面積增大(不僅存在于源/漏區Iio的暴露區域上，而且存在于接觸孔310在非晶硅層251中的側壁表面上)，所以本發明提供的半導體結構的制造方法，可以有效地減小源/漏區與接觸塞之間的接觸電阻，利于提高半導體器件的性能。為了更清楚地理解根據上述半導體結構的制造方法所形成的半導體結構，下面根據圖13對所述半導體結構進行說明。參考圖13，圖13為完成圖1中所示的步驟后最終形成的半導體結構的剖面圖。在本實施例中，所述半導體結構包括:襯底(100);形成于所述襯底(100)之上的柵堆疊結構；形成于所述襯底(100)之中，且位于所述柵堆疊結構兩側的源/漏區(110);覆蓋所述源/漏區(Iio)的非晶硅層(251);覆蓋所述非晶硅層(251)和所述柵堆疊結構的層間介質層(300);以及貫穿層間介質層(300)以及所述非晶硅層(251)并與所述源/漏區(110)電連接的，由第二導電材料構成的接觸塞(320)。其中在所述接觸塞(320)與所述源/漏區
(110)以及所述非晶硅層(251)之間存在接觸層(111)。所述接觸層111由金屬硅化物組成，包括NiSi或者Ni (Pt) Si2_y中的一種，其厚度的范圍可以在15nm_35nm之間。在又一個實施例中，接觸塞320的底部延伸至源/漏區內，從而進一步增大金屬硅化物層ill的面積，減小源/漏區與金屬硅化物層之間的接觸電阻。其中，對半導體結構各實施例中各部分的結構組成、材料及形成方法等均可與前述半導體結構形成的方法實施例中描述的相同，不在贅述。雖然關于示例實施例及其優點已經詳細說明，應當理解在不脫離本發明的精神和所附權利要求限定的保護范圍的情況下，可以對這些實施例進行各種變化、替換和修改。對于其他例子，本領域的普通技術人員應當容易理解在保持本發明保護范圍內的同時，工藝步驟的次序可以變化。此外，本發明的應用范圍不局限于說明書中描述的特定實施例的工藝、機構、制造、物質組成、手段、方法及步驟。從本發明的公開內容，作為本領域的普通技術人員將容易地理解，對于目前已存在或者以后即將開發出的工藝、機構、制造、物質組成、手段、方法或步驟，其中它們執行與本發明描述的對應實施例大體相同的功能或者獲得大體相同的結果，依照本發明可以對它們進行應用。因此，本發明所附權利要求旨在將這些工藝、機構、制造、物質組成、手段、方法或步驟包含在其保護范圍內。
權利要求
1.一種半導體結構的制造方法，該方法包括以下步驟: a)提供襯底(100)； b)在所述襯底(100)上形成偽柵堆疊、附著于所述偽柵堆疊側壁的側墻(240)、以及位于所述偽柵堆疊兩側的源/漏區(110)，其中所述偽柵堆疊至少包括第一柵極介質層和偽柵極(220)； c)在所述源/漏區(110)表面形成與所述源/漏區同型摻雜的非晶硅層(251)； d)形成覆蓋所述摻雜非晶硅層(251)以及偽柵堆疊的層間介質層(300)； e)去除所述層間介質層(300)的一部分以暴露所述偽柵堆疊； f)去除所述偽柵堆疊以形成開口，在所述開口(260)內填充第二柵介質層和所述第一導電材料(280)，以形成柵堆疊結構，或者去除所述偽柵堆疊在第一柵極介質層以上的部分以形成開口，在所述開口(260)內填充所述第一導電材料(280)，以形成柵堆疊結構； g)形成貫穿層間介質層(300)和所述非晶硅層(251)的接觸孔(310)，所述接觸孔(310)至少部分暴露所述源/漏區(110)； h)在所述源/漏區(110)的暴露區域和接觸孔(310)在非晶硅層(251)中的側壁表面形成接觸層(111); i)在所述接觸孔中填充第二導電材料，形成接觸塞(320)。
2.根據權利要求1所述的方法，其中: 在所述步驟c)中，形成 所述摻雜非晶硅層(251)的步驟包括， 形成非晶硅層(250)，覆蓋偽柵堆疊、附著于所述偽柵堆疊側壁的側墻(240)、以及位于所述偽柵堆疊兩側的源/漏區(110)； 對所述非晶硅層(250)進行摻雜，其摻雜類型與源/漏區的相同； 對所述非晶硅層(250)進行構圖，保留源/漏區上方的非晶硅層，去除其余部分的非晶娃層，形成所述摻雜非晶娃層(251)。
3.根據權利要求1所述的方法，其中，在所述步驟f)和所述步驟g)之間還執行: j)形成覆蓋所述柵堆疊結構和所述層間介質層(301)的頂層(400)，所述頂層(400)材料與所述層間介質層(301)材料不同。
4.根據權利要求1所述的方法，其中，所述接觸層(111)包括NiSi或者Ni(Pt)Si2_y中的一種。
5.根據權利要求1所述的方法，其中，所述步驟h)包括: 形成覆蓋所述源/漏區(110)的暴露區域和接觸孔(310)的側壁的金屬層； 執行第一退火操作，使所述金屬層與所述源/漏區(110)的暴露區域和接觸孔(310)在非晶硅層(251)中的側壁表面反應，形成接觸層(111)； 去除未反應的所述金屬層。
6.根據權利要求5所述的方法，其中: 所述金屬層的材料包括Ni或者NiPt中的一種。
7.根據權利要求5所述的方法，其中: 如果所述金屬層的材料為NiPt，則NiPt中Pt的含量小于5%。
8.根據權利要求5或6所述的方法，其中: 所述金屬層的厚度在IOnm至25nm的范圍內。
9.根據權利要求5或6所述的方法，其中: 所述退火溫度在500°C 600°C之間。
10.根據權利要求5所述的方法，其中所述接觸層(111)的厚度在15nm至35nm的范圍內。
11.根據權利要求1所述的方法，其中，在所述步驟f)中，在填充所述第一導電材料(280)之前還包括: 進行第二退火操作，以修整在填 充第一導電材料之前已形成的結構。
12.—種半導體結構，該半導體結構包括: 襯底(100)； 形成于所述襯底(100)之上的柵堆疊結構； 形成于所述襯底(100)之中，且位于所述柵堆疊結構兩側的源/漏區(110)； 覆蓋所述源/漏區(110)的摻雜非晶硅層(251)； 覆蓋所述摻雜非晶硅層(251)和所述柵堆疊結構的層間介質層(300);以及貫穿層間介質層(300)以及所述非晶硅層(251)并與所述源/漏區(110)電連接的，由第二導電材料構成的接觸塞(320)，其中: 在所述接觸塞(320)與所述源/漏區(110)以及所述非晶硅層(251)之間存在接觸層(111)。
13.根據權利要求12所述的半導體結構，其中: 所述接觸層(111)包括NiSi或者Ni(Pt) Si2_y中的一種。
14.根據權利要求12所述的半導體結構，其中: 所述接觸層(111)的厚度在15nm至35nm的范圍內。
15.根據權利要求12所述的半導體結構，其中: 所述接觸塞(320)延伸至所述源/漏區(110)內部。
全文摘要
本發明提供一種半導體結構的制造方法和相應的半導體器件。在替代柵工藝中通過在源漏區上方形成摻雜多晶硅層，形成貫穿層間介質層(300)和所述非晶硅層(251)的接觸孔(310)，所述接觸孔(310)至少部分暴露所述源/漏區(110)，并在所述源/漏區的暴露區域和接觸孔在非晶硅層中的側壁表面形成接觸層，降低了所述源/漏區的接觸電阻。由于接觸層在對高K介質層進行退火后形成，所以避免了金屬硅化物層在高溫下被破壞。
文檔編號H01L29/45GK103107091SQ201110362350
公開日2013年5月15日 申請日期2011年11月15日 優先權日2011年11月15日
發明者尹海洲, 蔣葳, 許高博 申請人:中國科學院微電子研究所