專利名稱：半導體放電器件及其形成方法
技術領域：
本發明一般涉及半導體器件，并且在特定實施例中涉及半導體放電器件及其形成方法。
背景技術：
在半導體處理中，在沉積或蝕刻各種材料層期間使用等離子體工藝。等離子體處理提供優于其他替換處理方法的許多優點。作為一個實例，與類似的熱工藝相比，可以使用低溫來沉積薄膜層。類似地，等離子體使能的反應離子蝕刻允許幾乎垂直(各向異性)地蝕刻材料層，這對于各向同性的純粹化學蝕刻技術是不可能的。然而由于包括帶電離子的等離子體的性質，等離子體工藝還具有一些缺點。在等離子體處理期間，帶電離子可能與工件發生相互作用，從而將電荷轉移到工件。所述電荷可能被捕獲在工件的某一區段內，并且可能由于電荷破壞器件的后續操作而具有有害結果。 器件破壞的易發性或程度取決于器件制造的階段和具體器件設計。因此，需要的是用來減小工件中的等離子體引發的破壞的電路、器件以及制造方法。

發明內容
通過本發明的說明性實施例，這些和其他問題一般得到解決或規避，并且技術優點一般得以實現。根據本發明的一個實施例，一種半導體結構包括阱區段，所述阱區段具有多個晶體管。第一放電器件包括第一晶體管，其具有第一源極/漏極區段、第二源極/漏極區段以及第一柵極區段。所述阱區段和第一放電器件被布置在襯底中。第一源極/漏極區段耦合到阱區段，而第二源極/漏極區段耦合到低電壓節點。第一柵極區段耦合到第一天線。根據本發明的另一個實施例，一種形成半導體結構的方法包括在襯底的第一區段中形成包括多個晶體管的第一阱區段。在襯底的第二區段中形成第二阱區段。在襯底中形成第一放電器件，所述第一放電器件耦合在第一阱區段與第二阱區段之間。在制造所述半導體結構的后續步驟期間，來自第一阱區段的電荷通過第一放電器件被轉移到第二阱區段。根據本發明的另一個實施例，一種形成半導體器件的方法包括在襯底內形成具有第一摻雜類型的第一阱區段。在第一阱區段內形成具有第二摻雜類型的第二阱區段，第二摻雜類型與第一摻雜類型相反。在第二阱區段內形成具有第一摻雜類型的第三阱區段，第三阱區段包括多個晶體管。在襯底內和/或上方形成第一晶體管，第一晶體管耦合在第三阱區段與低電壓節點之間。在半導體器件的后續制造中，使用第一晶體管對累積在第三阱區段中的電荷進行放電。根據本發明的另一個實施例，一種形成半導體器件的方法包括在襯底內形成阱區段。所述方法還包括在所述阱區段內和/或之上形成多個晶體管。在襯底內形成第一放電器件。第一放電器件包括第一晶體管，其具有第一源極/漏極區段、第二源極/漏極區段以及第一柵極區段。第一源極/漏極區段耦合到所述阱區段，而第二源極/漏極區段耦合到低電壓節點。在第一柵極區段之上形成第一天線的第一部分，使得第一柵極區段耦合到第一天線的第一部分。使用第一等離子體工藝在所述阱區段之上形成第一金屬化層。第一放電器件被配置成在第一等離子體工藝期間導通。前面相當寬泛地概述了本發明的一個實施例的特征，以便可以更好地理解下面的對本發明的詳細描述。在下文中將描述形成本發明的權利要求主題的本發明實施例的附加特征和優點。本領域技術人員應當明白，所公開的概念和具體實施例可以容易用作用于修改或設計用于實施與本發明相同的目的的其他結構或工藝的基礎。本領域技術人員還應當認識到，這樣的等效構造并不背離在所附權利要求中所闡述的本發明的精神和范圍。


為了更加完整地理解本發明及其優點，現在將參照結合附圖進行的以下描述，其中
圖I示出了根據本發明的一個實施例的半導體器件；
圖2包括圖2a - 2e，示出了半導體器件，其示出了根據本發明的一個實施例的包括ρ 溝道晶體管的放電器件，其中圖2a、2c和2e示出了頂視圖而圖2b和2d示出了剖面圖3包括圖3a - 3e，示出了放電器件的替換實施例，其中所述放電器件包括η溝道晶
體管；
圖4包括圖4a和4b，示出了根據本發明的一個實施例的包括NMOS和PMOS晶體管兩者的放電器件；
圖5包括圖5a — 5b，示出了根據本發明的替換實施例的放電器件，其中圖5a示出了頂視圖而圖5b示出了剖面圖，其采用了 pMOS放電器件以及通過外延層和填充有絕緣材料的溝槽而與襯底隔離的各區段；
圖6示出了根據本發明的替換實施例的具有絕緣體上硅襯底的放電器件的剖面圖7示出了根據實施例的具有耦合到阱區段的NMOS和PMOS放電晶體管兩者的半導體器件；以及
圖8示出了根據本發明的實施例的半導體處理期間的襯底。除非另行表明，否則不同附圖中的對應數字和符號一般指代對應的部件。附圖被繪制成清楚地示出實施例的相關方面而不一定是按比例繪制的。
具體實施例方式下面詳細討論各個實施例的實現及使用。但是應當明白，本發明提供可以在廣泛的多種具體背景中體現的許多可適用的發明性概念。所討論的具體實施例僅僅說明了用以實現及使用本發明的具體方式，而不限制本發明的范圍。將關于一種具體背景中的各個實施例來描述本發明。在各個實施例中，使用放電器件來去除在等離子體處理期間從半導體晶片的阱區段或SOI島或深溝槽區段積聚的電荷。首先將使用圖I來描述放電器件的一個示意性實施例。將使用圖2 - 7來描述放電器件的各個結構實施例。將使用圖8來描述等離子體工藝期間的放電工藝。圖I示出了根據本發明的一個實施例的半導體器件。參照圖1，將芯片的器件陣列5布置在基礎襯底100上，如所述半導體器件的頂視圖中所示出的那樣。襯底100可以是硅襯底，并且可以包括外延層和/或填充有絕緣材料的溝槽。襯底100在各個實施例中可以是大塊(bulk)襯底。在一些實施例中，襯底100可以是絕緣體上硅襯底。在替換實施例中，襯底100可以是諸如SiGe、SiC以及化合物半導體之類的其他半導體材料。在各個實施例中，器件陣列5被形成在多個阱上。在一個實施例中，晶體管陣列5被形成在三阱上。第一阱區段10被布置在襯底100之上和/或襯底100 內。第二阱區段20被布置在第一阱區段10內，并且第三阱區段30被布置在第二阱區段20 內。第一、第二、第三阱區段10、20和30可以使用傳統處理來形成，例如使用離子注入、擴散和/或外延再生長來形成。在各個實施例中，器件陣列5可以是邏輯、存儲器、模擬、混合信號或者半導體器件的其他電路的一部分。在各個實施例中，器件陣列5可以包括有源器件區段并且包括晶體管、電阻器、電容器、電感器或者被用來形成集成電路的其他組件的陣列。在一個實施例中，在第二阱區段20中形成第一類型的器件，并且在第三阱區段30 中形成第二類型的器件。例如，如果第二阱區段20包括η型摻雜，則在第二阱區段20內可以形成包括P溝道晶體管(PMOS)的第一類型的器件。類似地，如果第三阱區段30包括ρ型摻雜，則在第三阱區段30內可以形成包括η溝道晶體管(NMOS)的第二類型的器件。在一個實施例中，可以因此制造CMOS器件(例如反相器)的陣列，所述陣列具有例如N個反相器級，如圖I中通過虛線矩形所示出的那樣。在各個實施例中，包括晶體管(例如CMOS晶體管)的有源區域可以通過未示出的隔離區段(例如淺溝槽隔離或結合外延層的深溝槽)彼此分離。 參照圖I，第三阱接觸部170布置在第二阱區段20上并且實現與第二阱區段20的電接觸。類似地，第二阱接觸部140布置在第三阱區段30上并且實現與第三阱區段30的電接觸。在基礎襯底100之上形成包括多條金屬線的金屬化層(未示出)。所述金屬化層被布置在有源器件區段(例如器件陣列5)之上。金屬化層電接觸并且互連有源器件。金屬化層和有源器件區段一起形成完整功能集成電路。換句話說，可以通過互連的有源電路來執行芯片的電功能。邏輯器件可以包括許多金屬化層，例如九層或更多層的銅或者替換的其他金屬。存儲器器件(諸如DRAM)可以具有較少數目的金屬水平并且可以是鋁。所述金屬化層可以覆蓋有附加鈍化層以及其他適當的接觸結構。如所示出的那樣，第一放電器件50耦合到第三阱區段30，而第二放電器件60耦合到第二阱區段20。在一些實施例中，可以只存在第一放電器件50或第二放電器件60。第一和第二放電器件50和60通過襯底接觸部40耦合到低電壓節點或接地電勢節點。第一和第二放電器件50和60被配置成對第二阱區段20和第三阱區段30中的任何過剩電荷進行放電。在一個實施例中，第一和第二放電器件50和60被配置成對所積聚的正或負電荷進行放電，但是在一些實施例中它們可以是電荷特定的。在各個實施例中，第一和第二放電器件50和60以其他方式與器件陣列5電隔離，使得在產品操作或產品壽命期間，第一和第二放電器件50和60不與器件陣列5的器件或者襯底100內的其他功能電路相互作用。在各個實施例中，第一和第二放電器件50和60是被用于對在制造半導體器件時的等離子體處理期間積聚的電荷進行放電的放電電路的剩件(vestige )。在等離子體處理期間，特別是在器件陣列5之上形成通孔和金屬線時，來自等離子體中的帶電離子的電荷被工件捕獲并且可能累積到阱區段中。有利地，在各個實施例中， 放電器件中的開關被配置成只有當這些阱在等離子體處理期間被充電時才接通(導通)。因此，通過放電器件從阱中去除所積聚的任何過剩電荷。阱中的電荷可能具有如下有害影響改變第二阱區段20和第三阱區段30中的器件陣列的器件特性。例如，在帶電阱內形成的晶體管的閾值電壓可能不同于在不帶電阱中形成的晶體管。甚至MOS柵極氧化物層可能惡化并且在低電壓(使用條件)下開始導通高電流。通過去除過剩的浮動電荷，放電器件確保了提高的器件均勻性。在正常產品使用期間，放電器件內的開關被關斷(不導通)。因此，放電器件在正常操作期間不是半導體器件的任何電路的一部分。圖2包括圖2a — 2e，示出了根據本發明的一個實施例的半導體器件，其中圖2a、 2c和2e示出了頂視圖而圖2b和2d示出了剖面圖。參照圖2a，將第一摻雜類型的第一阱區段10布置在襯底100之上。在第一阱區段 10內布置第二摻雜類型的第二阱區段20。在一些實施例中，可以在第二阱區段20內布置具有第一摻雜類型的第三阱區段30。第一放電器件50耦合到第二阱區段20。在各個實施例中，在不同配置中可以與第二阱區段20相鄰地形成第一放電器件 50。類似地，可以鑒于各種因素來選擇第一放電器件50的長度、寬度和面積，所述因素包括可用技術規范以及在制造期間使用的具體等離子體處理的電荷累積特性。在一個實施例中，第一阱區段10和第三阱區段30包括相同的第一摻雜類型(基于凈摻雜的摻雜類型)。在各個實施例中，第三阱區段30可以比第一阱區段10更重地摻雜。 第二阱區段20包括與第一摻雜類型相反的第二摻雜類型。在一個實施例中，第一摻雜類型是P型摻雜，而第二摻雜類型是η型摻雜。第一放電器件50包括第一晶體管51，其具有第一源極/漏極區段110、第二源極 /漏極區段115以及覆在溝道區段上方的第一柵極區段205。在一個實施例中，第一晶體管 51是ρ溝道金屬絕緣體半導體晶體管。第一源極/漏極區段110通過第二阱接觸部140耦合到第三阱區段30。圖2b示出了沿著圖2a中的線2b — 2b的半導體器件的剖面圖。如圖2b中示出的那樣，第一放電器件50的第一晶體管51被形成在第二放電器件阱區段21之上。第二放電器件阱區段21被形成在第一放電器件阱區段11內。在各個實施例中，第一放電器件阱區段11和第一阱區段10被一起形成并且包括類似的摻雜水平和摻雜類型。在各個實施例中，第二放電器件阱區段21和第二阱區段20被一起形成并且包括類似的摻雜水平和摻雜類型。例如，第一晶體管51的溝道區段包括與第二阱區段20相同的摻雜類型。如圖2b中示出的那樣，在第二放電器件阱區段21之上形成多個金屬化層。第一放電器件50的第一晶體管51的所述多個金屬化層形成第一天線80。第一天線80可以耦合到正電壓節點V。電壓節點V例如可以被用來在產品使用期間獨立地控制第一晶體管51。 在一個實施例中，第一放電器件50之上的金屬化層的數目可以與半導體器件的其他區段(例如器件陣列5)之上的金屬化層的數目相同。第一天線80包括處于第一金屬水平Ml的第一金屬線210、處于第二金屬水平M2 的第二金屬線220、處于第三金屬水平M3的第三金屬線230、處于第四金屬水平M4的第四金屬線240、處于第五金屬水平M5的第五金屬線250、處于第六金屬水平M6的第六金屬線 260。第一金屬線210通過第一接觸插頭208耦合到第一柵極區段205。所述金屬線通過通孔連接，例如第一通孔215耦合第一金屬線210與第二金屬線220。在各個實施例中，可以存在數目更多或更少的金屬水平。例如，諸如微處理器之類的邏輯器件可以包括數目更多的金屬水平，而諸如DRAM存儲器之類的存儲器器件可以具有數目更少的金屬水平。圖2c示出了沿著圖2b中的線2c — 2c的形成第一天線的第一金屬化層的頂視圖。圖2c的實施例在使用鍍銅的實施例中被用作第一天線80的天線結構。在一個或更多實施例中，第一天線80的每一條金屬線可以包括適當的形狀并且可能位于放電器件上方或旁邊。例如，在一個或更多實施例中，第一金屬線210、第三金屬線 230、第二金屬線220、第四金屬線240、第五金屬線250和第六金屬線260可以被形成為正方形或矩形塊。第一金屬線210的面積遠遠大于第一通孔215或第一接觸插頭208的面積。這樣的結構被有利地用來增強對特定類型的電荷(在這種情況中可能是負電荷)的收集。具體來說，在形成后續金屬化層期間，第一天線80的每一個較低金屬化層被暴露。因此，例如，第一天線80捕獲來自撞擊的等離子體的電荷的一部分。通過第一天線80 捕獲的電荷可能導致第一柵極區段205的電勢的升高或降低。重要地，在形成每一個金屬或通孔水平期間，已經形成的第一天線80的較低部分充當針對第一晶體管51的天線。換句話說，在一些實施例中，對于放電器件的運作可能不需要第一天線80的完整結構。在等離子體處理期間，在銅(Cu)或鋁(Al)的通孔和Al的窄間隔線的形成期間更有利于正電荷的累積，而Al的寬間隔金屬線以及Cu或Al的可能金屬表面的形成導致負電荷的累積。因此，為了提高柵極(從而第一晶體管51)對等離子體充電的靈敏度，第一天線80所包括的金屬線的面密度大于通孔(還如圖2c中示出的那樣)。例如，在一個或更多實施例中，在每一個金屬化層中，金屬線的表面積遠遠大于通孔的表面積，并且通孔的面積被最小化。在一個或更多實施例中，在每一個金屬化層中，金屬線的表面積是通孔的表面積的至少50倍。通孔的最小化使負電荷的累積最大化而沒有湮滅(中和)，從而提高了柵極區段處的電勢。圖2e示出了替換實施例，其中當金屬線的間隔更寬時使用鋁來形成金屬線。圖2d示出了沿著圖2a中的線2d — 2d的半導體器件的剖面圖，其包括反相器鏈 (I-N)的MOS晶體管。為了清楚起見，在該圖中沒有示出第一天線80的結構。相反，在圖 2d中示出了第一天線80的示意圖。圖2d示出了具有多個晶體管的器件陣列5的一部分。第一放電器件50耦合到器件陣列5的覆在第三阱區段30上方的部分。器件陣列5中的每一個晶體管包括布置在第三阱區段30內的第一陣列源極/漏極區段150。第一陣列源極/漏極區段150具有與第三阱區段30的凈摻雜相反的凈摻雜，因此屬于第二摻雜類型。因此，如果第一摻雜類型是 P型，則第一陣列源極/漏極區段150是η型，從而形成具有η溝道晶體管的陣列。如圖2d中示出的那樣，每一個晶體管耦合到金屬化層，其就像是形成包括金屬層和通孔的天線陣列70的天線。第一放電器件50通過與阱區段30具有相同摻雜類型的第二阱接觸部140而耦合到第三阱區段30。此外，第一放電器件50通過襯底100與器件陣列 5隔離。第一放電器件50通過互連而耦合到第二阱接觸部140，所述互連可以通過第一金屬水平Ml或更高的金屬水平形成。替換地，第一放電器件50通過處于柵極水平的線(例如多段線/金屬線)耦合到第二阱接觸部140。第一放電器件50包括第一晶體管51，其具有第一源極/漏極區段110、第二源極 /漏極區段115以及覆在溝道區段上方的第一柵極區段205。第一晶體管51被形成在具有第二凈摻雜類型的另一個第二阱區段20 (第二放電器件阱區段21)內。第一柵極電介質層 155被布置在第一柵極區段205與溝道區段之間。在一個實施例中，第一晶體管51的第一阱接觸部130連結(tie)到第二阱接觸部140。第二源極/漏極區段115耦合到襯底接觸部40，從而耦合到襯底電勢。在各個實施例中，第一晶體管51被設計成是具有低閾值電壓(例如小于大約 O. 35V)的低電壓晶體管。例如，在一些實施例中，第一晶體管51的閾值電壓可以處在大約 O. 05V與大約O. 5V之間。第一晶體管51在其自身的阱構造方面被設計成與器件陣列5絕緣。對于ρ溝道晶體管，負電荷的累積可能使處在第一柵極區段205下方的溝道區段反轉，從而導致第一和第二源極/漏極區段110和115之間導通。因此，如果第三阱30具有過剩的負電荷，則來自接地襯底接觸部40的空穴可能流過ρ溝道晶體管并且與第三阱區段30中的過剩電子復合，從而對過剩電荷進行放電。圖3包括圖3a — 3e，示出了第一放電器件的替換實施例，其中第二放電器件包括 η溝道晶體管。參照圖3a，將第一阱區段10布置在襯底100之上。在第一阱區段10內布置第二阱區段20。在一些實施例中，可以在第二阱區段20內布置第三阱區段30。第二放電器件 60耦合到第二阱區段20。第二放電器件60被形成在第三放電器件阱區段31之上及其內， 該第三放電器件阱區段31處于第二放電器件阱區段21和第一放電器件阱區段11之上。在各個實施例中，第一放電器件阱區段11、第二放電器件阱區段21和第三放電器件阱區段31 分別是另一個第一阱區段10、另一個第二阱區段20和另一個第三阱區段30。在一個實施例中，第一摻雜類型是P型摻雜，而第二摻雜類型是η型摻雜。第二放電器件60包括第二晶體管52，其具有第三源極/漏極區段120、第四源極 /漏極區段125以及覆在溝道區段上方的第二柵極區段206。在一個實施例中，第二晶體管 52是η溝道金屬絕緣體半導體晶體管。第三源極/漏極區段120通過第三阱接觸部170耦合到第二阱區段20。襯底100的本征或低摻雜區段將第二放電器件60與第二阱區段20分離。在各個實施例中，第二晶體管52被設計成是具有低閾值電壓(例如小于大約 O. 35V)的低電壓晶體管。例如，在一些實施例中，第二晶體管52的閾值電壓可以處在大約 O. 05V與大約O. 5V之間。第二晶體管52在其自身的阱構造方面被設計成與器件陣列5絕緣。圖3b示出了沿著圖3a中的線3b — 3b的半導體器件的剖面圖。如圖3b中示出的那樣，第二放電器件60的第二晶體管52被形成在第三放電器件阱區段31之上，該第三放電器件阱區段31是另一個第三阱區段。例如，第二晶體管52的溝道區段包括與第三阱區段30相同的摻雜類型。如圖3b中示出的那樣，在第三放電器件阱區段31之上形成多個金屬化層。第二放電器件60的第二晶體管52的所述多個金屬化層形成第二天線90。在一個實施例中，所述金屬化層的數目可以與所述半導體器件的其他區段之上的金屬化層的數目相同。與先前實施例不同，第二天線90被設計成捕獲正電荷以接通所述η溝道晶體管。 因此，第二天線90被設計成具有通孔相對于金屬線的最大表面積。如圖3b和3c中示出的那樣，所暴露的通孔的表面積盡可能地大。由于遮蔽效應，最小通孔開口導致最高充電。在一個或更多實施例中，在每一個金屬化和每一個通孔層中，通孔的累計表面積是金屬化的累計表面積的近似1/4。因此，第二天線90在等離子體處理期間高效地捕獲正電荷(空穴)。第二天線90包括處于第一通孔水平Vl的第一通孔215、處于第二通孔水平V2的第二通孔225、處于第三通孔水平V3的第三通孔235、處于第四通孔水平V4的第四通孔 245、處于第五通孔水平V5的第五通孔255。所述通孔通過第一金屬線210、第二金屬線220、 第三金屬線230、第四金屬線240和第五金屬線250連接。第二天線90可以通過諸如第五金屬線250的更高金屬水平而例如在接地電勢節點41或固定低電壓節點處耦合到襯底100。 與先前實施例中一樣，可以存在數目更多或更少的金屬水平。圖3c的實施例可以在使用鍍銅形成層疊通孔的實施例中被用作第二天線90的天線結構。圖3e示出了替換實施例，其中使用鋁以最小金屬線間距和放置在金屬線上的最小尺寸通孔將所述金屬線形成為梳狀結構。圖3d示出了沿著圖3a中的線3d — 3d的半導體器件的剖面圖。為了清楚起見， 在圖3d中示意性地示出了第二天線90的結構。參照圖3d，器件陣列5的一部分包括多個晶體管。與圖2d的圖示類似，圖3d示出了形成在第二阱區段20內的器件陣列5的晶體管。器件陣列5中的每一個晶體管(例如 PMOS晶體管)包括關于圖2d所描述的布置在第二阱區段20內的第二陣列源極/漏極區段 160和陣列天線70。例如通過第一金屬水平Ml (或通過后續的更高金屬水平)，第二放電器件60通過第二阱接觸部170耦合到第二阱區段20。第二放電器件60包括第二晶體管52，其具有第三源極/漏極區段120、第四源極/漏極區段125、覆在溝道區段上方的第二柵極區段206。第二晶體管52被形成在具有第一凈摻雜類型的另一個第三阱區段(第三放電器件阱區段31) 內。第二柵極電介質層156被布置在第二柵極區段206與所述溝道區段之間。第四源極/ 漏極區段125以及可選地第二晶體管52的第二阱接觸部135連結到襯底接觸部40。第三源極/漏極區段120耦合到第二阱接觸部170。在η溝道晶體管的情況下，正電荷在第二柵極區段206中的累積可能導致在下方的溝道區段中形成反區段，從而導致第三和第四源極/漏極區段120和125之間導通。因此，在等離子體處理期間，當該η溝道晶體管接通時，在第二阱20中累積的任何正電荷可以被放電。例如，所述η溝道晶體管接通，從而導致電子從接地襯底接觸部40通過第四源極 /漏極區段125流到第三源極/漏極120中并且進一步流到第二阱接觸部170中。所述電子可以通過電子一空穴復合過程而與第二阱區段20中的過剩空穴復合。本發明的實施例包括關于圖2和3描述的實施例的組合。使用組合的實施例，可以對第二阱區段20和第三阱區段30中的正和負電荷累積進行放電。圖4包括圖4a和4b，示出了根據本發明的一個實施例的包括NMOS和PMOS晶體管兩者的放電器件。圖4a是示出了包括第一晶體管51和第二晶體管52的放電器件的頂視圖。第一晶體管51與關于圖2所描述的類似，而第二晶體管52與關于圖3所描述的類似。圖4a示出了如下實施例其中第一摻雜類型是P型而第二摻雜類型是η型。因此， 第三阱區段30是P阱，而第二阱區段20是η阱。第一晶體管51是P溝道晶體管(PM0S)， 而第二晶體管52是η溝道晶體管(NM0S)。因此，第一晶體管51被形成在第二放電器件阱區段21內，而第二晶體管52被形成在第三放電器件阱區段31內。因此，在該實施例中，通過由于第一晶體管51 (PM0S晶體管)的接通而將空穴注入到第三阱區段30中，去除了過剩的負電荷。與此相對，通過由于第二晶體管52的接通而將電子注入到第二阱區段20中，去除了過剩的正電荷。因此在該實施例中，放電器件從阱區段中去除過剩的正或負電荷。在替換實施例中，第一晶體管51 (PM0S晶體管)可以耦合到第三阱區段30以對負電荷進行放電。類似地，在替換實施例中，第二晶體管52 (NM0S晶體管)可以耦合到第二阱區段20以對正電荷進行放電。在各個實施例中，PMOS晶體管被用來從阱區段對負電荷進行放電，而NMOS晶體管被用來從阱區段對正電荷進行放電。圖4b示出了替換實施例，其中第一摻雜類型是η型而第二摻雜類型是P型。因此，第三阱區段30是η阱而第二阱區段20是P阱。再次，第一晶體管51是P溝道晶體管 (PM0S)，而第二晶體管52是η溝道晶體管(NM0S)。然而第一晶體管51被形成在第三放電器件阱區段31內，而第二晶體管52被形成在第二放電器件阱區段21內。圖5包括圖5a — 5b，示出了根據本發明的替換實施例的放電器件，其中圖5a示出了頂視圖而圖5b示出了剖面圖。該實施例與關于圖2 — 4描述的實施例的不同之處在于使用深溝槽來提高隔離。 圖5的實施例可以實施在用于對η阱和/或P阱的任一個或兩者進行放電的PMOS和/或 NMOS放電晶體管中。僅僅作為圖示，圖5使用PMOS晶體管作為用于對過剩負電荷進行放電的放電器件。參照圖5a，與先前實施例中一樣，第一阱區段10、第二阱區段20和第三阱區段30 被形成在襯底100內。第一阱區段10和第三阱區段30包括第一摻雜類型，而第二阱區段 20包括相反的第二摻雜類型。在一個實施例中，第一摻雜類型是P型摻雜，而第二摻雜類型是η型摻雜。與先前實施例(例如圖2)中一樣，第一放電器件50耦合到第三阱區段30。第一放電器件50包括第一晶體管51，其具有第一源極/漏極區段110、第二源極/漏極區段115、 覆在溝道區段上方的第一柵極區段205。在一個實施例中，第一晶體管51是P溝道金屬絕緣體半導體晶體管。與先前實施例中一樣，第一源極/漏極區段110通過第三阱接觸部140耦合到第三阱區段30。與先前實施例不同，深溝槽25將第一放電器件50與第二阱區段20和第三阱區段30分離。在替換實施例中，第一源極/漏極區段110通過第三阱接觸部170耦合到第二阱區段20。在這兩個實施例中，第一晶體管51是PMOS晶體管，從阱對負電荷進行放電。在替換方案中，所述放電器件包括用于從阱對正電荷進行放電的NMOS晶體管。在各個實施例中，針對圖5的深溝槽實施例的PMOS和NMOS晶體管(放電晶體管) 的天線如關于圖2和3所描述的那樣形成。例如，圖2c和2e示出了 PMOS放電晶體管的天線結構，而圖3c和3e示出了 NMOS放電晶體管的天線結構。圖5b示出了沿著圖5a的線5b — 5b的半導體器件的剖面圖。如圖5b中示出的那樣，第一放電器件50的第一晶體管51被形成在第二放電器件講區段21之上。例如,第一晶體管51的溝道區段包括與第二放電器件阱區段21相同的摻雜類型。如圖5b中示出的那樣，與先前實施例(例如參見圖3)中一樣，第一天線80由第三阱區段30之上的多個金屬化層形成。與先前實施例中一樣，第一天線80被設計成在等離子體處理期間捕獲負電荷以接通P溝道晶體管。如圖5b中示出的那樣，深溝槽25可以是導通的并且可以包括核心區段(其包括導電材料)和圍繞核心區段的外部絕緣區段。這有助于在這些阱被緊密間隔時與襯底接觸。 因此第二源極/漏極115通過深溝槽25耦合到襯底。圖5b還示出了在襯底100之上形成的可選外延層200。在另一個實施例中，器件陣列區段5中的其他講格局(constellation)是可能的， 諸如例如只有第一阱區段10而沒有第二阱區段20和/或第三阱區段30形成半導體器件， 其可以與第一或第二放電器件50或60組合以進行放電。在各個實施例中，放電器件還可以只被直接放置在第一阱區段10內，而不是在處于第二阱區段20內部的第三阱區段30內。圖6示出了根據本發明的替換實施例的具有絕緣體上硅襯底的放電器件的剖面圖。參照圖6，與先前實施例中一樣，第一阱區段10、第二阱區段20和第三阱區段30 被形成在襯底100內。襯底100包括絕緣體層610。阱區段通過隔離區段645分離。與先前實施例中一樣，包括具有第一源極/漏極區段150的晶體管的器件陣列5 被形成在各阱內。形成第三阱接觸部170以用于耦合第三阱區段30。圖6還示出了與器件陣列5分離的第三晶體管601。第三晶體管601的柵極耦合到第三阱區段30內的第一源極/漏極區段150。然而由于饋送到器件陣列5的阱區段和第三晶體管601的阱區段中的天線的差異，第三晶體管601的阱區段可能處于與器件陣列5的阱區段不同的電勢。由于第四晶體管604的柵極電極與器件陣列5的阱區段的耦合，第四晶體管604的柵極電介質可能由于在所述柵極電極中積聚的電勢而擊穿。本發明的實施例通過把電荷從器件陣列5的阱區段轉移到第四晶體管604的阱區段而避免了這一點，這進而減小了第四晶體管604的柵極電極與溝道區段之間的電勢差。在各個實施例中，使用放電晶體管來均衡兩個隔離阱區段的電勢可以被用在前面例如在圖2 — 6中所描述的任何實施例中。放電器件600包括例如如在圖3中所描述的第二晶體管52。第二晶體管52包括第三源極/漏極區段120和第四源極/漏極區段125以及第三襯底接觸部635。類似地，第三晶體管601包括第一源極/漏極區段620和第二源極/漏極區段625以及第三阱接觸部635。第三晶體管601的第三襯底接觸部635耦合到第二晶體管52的第二襯底接觸部 135和第二晶體管52的第四源極/漏極區段125。第二晶體管52的第三源極/漏極區段 120通過第三阱接觸部170耦合到第三阱區段30。第二晶體管52的柵極包括天線結構。在NMOS晶體管的情況下，所述天線結構包括如在圖3c和3e中所描述的第二天線90。當過剩的正電荷在第二晶體管52的柵極中積聚時，該晶體管接通。隨后，來自第三阱區段30的過剩負電荷可以從第三阱接觸部170流到第三源極/漏極120中至第四源極/漏極區段125并且經過第二晶體管52的第二襯底接觸部635且進一步至第三晶體管 601的第三阱接觸部635。結果，器件陣列區段5的阱與晶體管601的阱之間的任何電勢差被整平(level off)。圖7示出了根據實施例的具有耦合到阱區段的NMOS和PMOS放電晶體管兩者的半導體器件。如圖7中示出的那樣，在各個實施例中，在形成圖I中示出的半導體器件中可以組合關于圖2和3描述的實施例。與圖4的實施例不同，所示出的實施例通過NMOS和PMOS 晶體管兩者來接觸η阱和P阱兩者。圖8示出了根據本發明的實施例的半導體處理期間的襯底。如圖8中示出的那樣，在形成金屬化層期間，可以在等離子體腔室159內部將襯底 100 (例如晶片)放置在卡盤158之上。襯底100通過其背面(即經由卡盤158)可以耦合到低電壓節點或接地電勢節點。襯底100可以暴露于等離子體157，并且襯底100可以收集負或正電荷。如上面在各個實施例中所描述的那樣，由于放電器件，可以對阱區段中的過剩負電荷或過剩正電荷進行放電。雖然詳細描述了本發明及其優點，但是應當理解，在不背離由所附權利要求所限定的本發明的精神和范圍的情況下，可以在這里做出各種改變、替換和更改。例如，本領域技術人員將容易理解，在這里所描述的許多特征、功能、工藝和材料可以變化，同時仍然保持在本發明的范圍內。此外，本申請的范圍不意圖限制于在說明書中所描述的工藝、機器、制造、物質成分、裝置、方法和步驟的特定實施例。如本領域一位普通技術人員通過本發明的公開內容將容易明白的，根據本發明可以利用與在這里所描述的對應實施例執行基本上相同的功能或者實現基本上相同的結果的當前存在或者后來將開發的工藝、機器、制造、物質成分、裝置、 方法或步驟。因此，所附權利要求意圖將這樣的工藝、機器、制造、物質成分、裝置、方法或步驟包括在其范圍內。
權利要求
1.一種半導體結構,包括阱區段，包括布置在襯底中的多個晶體管；以及包括第一晶體管的第一放電器件，所述第一晶體管具有第一源極/漏極區段、第二源極/漏極區段以及第一柵極區段，其中第一源極/漏極區段耦合到阱區段，其中第二源極/ 漏極區段耦合到低電壓節點，其中第一柵極區段耦合到第一天線。
2.權利要求I的半導體結構，其中第一晶體管是n溝道金屬絕緣體半導體晶體管，其中第一天線包括布置在第一柵極區段之上的金屬化層內的通孔和金屬線，并且其中在每一個金屬化層中，通孔的表面積相對于金屬線的表面積被最大化。
3.權利要求I的半導體結構，其中第一晶體管被布置在第三阱區段內，所述第三阱區段被布置在第二阱區段內，所述第二阱區段被布置在第一阱區段內。
4.權利要求3的半導體結構，其中第一天線經由金屬化層的最后金屬水平耦合到接地電勢節點并且被配置成關斷第一晶體管。
5.權利要求I的半導體結構，其中第一晶體管是p溝道金屬絕緣體半導體晶體管，其中第一天線包括布置在第一柵極區段之上的金屬化層內的通孔和金屬線，并且其中在每一個金屬化層中金屬線的表面積大于通孔的表面積，其中通孔的面積被配置成針對給定的設計規則最小化。
6.權利要求I的半導體結構，其中第一源極/漏極區段耦合到與阱區段具有相同摻雜的阱接觸部。
7.權利要求I的半導體結構，其中所述低電壓節點是接地電勢節點。
8.權利要求I的半導體結構，還包括第二晶體管，所述第二晶體管具有第三源極/漏極區段、第四源極/漏極區段和第二柵極區段，其中第三源極/漏極區段耦合到阱區段，其中第四源極/漏極區段耦合到低電壓節點，其中第二柵極區段耦合到第二天線。
9.權利要求8的半導體結構，其中第一晶體管是p溝道金屬絕緣體半導體晶體管，并且其中第二晶體管是n溝道金屬絕緣體半導體晶體管。
10.權利要求I的半導體結構，其中第一放電器件通過襯底的低摻雜或本征區段與阱區段隔離。
11.權利要求I的半導體結構，其中第一放電器件通過深溝槽與阱區段隔離。
12.權利要求I的半導體結構，其中所述襯底是大塊硅襯底。
13.—種制造半導體結構的方法，所述方法包括在襯底的第一區段中形成包括多個晶體管的第一阱區段；在襯底的第二區段中形成第二阱區段；在襯底中形成第一放電器件，所述第一放電器件耦合在第一阱區段與第二阱區段之間；以及在制造所述半導體結構的后續步驟期間，通過第一放電器件將來自第一阱區段的電荷轉移到第二阱區段。
14.權利要求13的方法，其中第一放電器件包括第一晶體管，所述第一晶體管具有第一源極/漏極區段、第二源極/漏極區段以及第一柵極區段，其中第一源極/漏極區段耦合到第一阱區段，其中第二源極/漏極區段耦合到第二阱區段，其中第一柵極區段耦合到第一天線。
15.權利要求14的方法，其中第二阱區段包括第二晶體管，所述第二晶體管具有耦合到第一阱區段中的多個晶體管的柵極電極。
16.權利要求14的方法，其中第一放電器件是n溝道晶體管。
17.權利要求16的方法，其中第一天線包括布置在第一柵極區段之上的金屬化層內的通孔和金屬線，并且其中在每一個金屬化層中，通孔的表面積相對于金屬線的表面積被最大化。
18.權利要求14的方法，其中第一放電器件是p溝道晶體管。
19.權利要求18的方法，其中第一天線包括布置在第一柵極區段之上的金屬化層內的通孔和金屬線，并且其中在每一個金屬化層中，金屬線的表面積大于通孔的表面積，并且其中所述通孔被配置成針對給定的設計規則最小化通孔的表面積。
20.權利要求13的方法，其中第一阱區段和第二阱區段通過深溝槽區段分離。
21.權利要求13的方法，其中第一阱區段和第二阱區段通過隔離區段分離。
22.權利要求13的方法，其中第一阱區段和第二阱區段通過襯底的低摻雜或本征區段分離。
23.權利要求13的方法，其中所述襯底是大塊硅襯底。
24.權利要求13的方法，其中所述襯底是絕緣體上硅襯底。
25.一種制造半導體器件的方法，所述方法包括在襯底內形成具有第一摻雜類型的第一阱區段；在第一阱區段內形成具有第二摻雜類型的第二阱區段，第二摻雜類型與第一摻雜類型相反；在第二阱區段內形成具有第一摻雜類型的第三阱區段，所述第三阱區段包括多個晶體管；在襯底內和/或上方形成第一晶體管，所述第一晶體管耦合在第三阱區段與低電壓節點之間；以及在半導體器件的后續制造期間，使用第一晶體管對累積在第三阱區段中的電荷進行放電。
26.權利要求25的方法，其中第一晶體管包括第一源極/漏極區段、第二源極/漏極區段以及第一柵極區段，其中第一源極/漏極區段耦合到第三阱區段，其中第二源極/漏極區段耦合到低電壓節點，并且其中第一柵極區段耦合到第一天線。
27.權利要求26的方法，還包括在襯底內和/或上方形成第二晶體管，所述第二晶體管具有第三源極/漏極區段、第四源極/漏極區段以及第二柵極區段，其中第三源極/漏極區段耦合到第二阱區段，其中第四源極/漏極區段耦合到低電壓節點，其中第二柵極區段耦合到第二天線；以及在半導體器件的后續制造期間，使用第二晶體管對累積在第三阱區段中的電荷進行放電。
28.權利要求27的方法，還包括在襯底內和/或上方形成第三晶體管，所述第三晶體管具有第五源極/漏極區段、第六源極/漏極區段以及第三柵極區段，其中第五源極/漏極區段耦合到第二阱區段，其中第六源極/漏極區段耦合到低電壓節點，其中第三柵極區段耦合到第三天線；以及在半導體器件的后續制造期間，使用第三晶體管對累積在第三阱區段中的電荷進行放電。
29.權利要求28的方法，其中第一天線耦合到第三天線。
30.權利要求28的方法，還包括在襯底內和/或上方形成第四晶體管，所述第四晶體管具有第七源極/漏極區段、第八源極/漏極區段以及第四柵極區段，其中第七源極/漏極區段耦合到第三阱區段，其中第八源極/漏極區段耦合到低電壓節點，其中第四柵極區段耦合到第四天線；以及在半導體器件的后續制造期間，使用第四晶體管對累積在第三阱區段中的電荷進行放電。
31.權利要求30的方法，其中第二天線耦合到第四天線。
32.—種形成半導體器件的方法，所述方法包括在襯底內形成阱區段；在所述阱區段內和/或之上形成多個晶體管；在襯底內形成第一放電器件，所述第一放電器件包括第一晶體管，所述第一晶體管具有第一源極/漏極區段、第二源極/漏極區段以及第一柵極區段，其中第一源極/漏極區段耦合到所述阱區段，其中第二源極/漏極區段耦合到低電壓節點；在第一柵極區段之上或旁邊形成第一天線的第一部分，所述第一柵極區段耦合到第一天線的第一部分；以及使用第一等離子體工藝在所述阱區段之上形成第一金屬化層，其中所述第一放電器件被配置成在第一等離子體工藝期間導通。
33.權利要求32的方法，還包括在第一部分之上形成第一天線的第二部分；以及使用第二等離子體工藝在第一金屬化層之上形成第二金屬化層。
34.權利要求32的方法，其中第一晶體管是n溝道金屬絕緣體半導體晶體管，其中第一天線包括布置在第一柵極區段之上的通孔和金屬線，并且其中通孔的表面積被設計成相對于金屬線的表面積被最大化。
35.權利要求32的方法，其中第一晶體管是p溝道金屬絕緣體半導體晶體管，其中第一天線包括布置在第一柵極區段之上的通孔和金屬線，并且其中金屬線的表面積大于通孔的表面積。
36.權利要求35的方法，其中第一晶體管連接到第一天線，所述第一天線經由最后金屬連接到高電壓節點，所述高電壓節點具有被配置成關斷第一晶體管的正偏置。
37.權利要求32的方法，其中所述低電壓節點是接地電勢節點，并且其中第二源極/漏極區段通過保持襯底的卡盤耦合到該低電壓節點。
全文摘要
本發明涉及半導體放電器件及其形成方法。在一個實施例中，一種形成半導體器件的方法包括在襯底內形成阱區段。在所述阱區段內和/或之上形成多個晶體管。所述方法還包括在襯底內形成第一放電器件。第一放電器件耦合到所述阱區段和低電壓節點。在后續處理期間，第一放電器件從所述阱區段對電荷進行放電。
文檔編號H01L21/77GK102593124SQ201210007059
公開日2012年7月18日 申請日期2012年1月11日 優先權日2011年1月11日
發明者A.許茨, A.馬丁, G.齊默曼 申請人:英飛凌科技股份有限公司