專利名稱：與5伏cmos工藝兼容的nldmos結構及其制法的制作方法
技術領域：
本發明涉及一種NLDM0S(N型橫向雙擴散金屬氧化物半導體)結構及其制法，特別是涉及一種與5伏CMOS (互補金屬氧化物半導體)工藝兼容的NLDMOS結構及其制法。
背景技術：
DMOS (雙擴散金屬氧化物半導體)由于具有耐高壓，大電流驅動能力和極低功耗等特點，目前在電源管理電路中被廣泛采用。在BCD(Bipolar-CMOS-DMOS)工藝中，DMOS雖然與CMOS集成在同一塊芯片中，但由于高耐壓和低導通電阻的要求，DMOS的本底區和漂移區的條件往往無法與CMOS現有的工藝條件共享。其主要原因是，DMOS在高耐壓的情況下，需要漂移區的摻雜要淡，從而實現在漏端有高壓偏置時，漂移區全部耗盡來增加漏端到本底之間的耗盡區寬度來分壓，并產生平坦的電場分布，一次擊穿電壓得以提高。CMOS的要求則是P阱相對于N型金屬氧化物半導體(NMOS)或N阱相對于P型金屬氧化物半導體(PMOS)的濃度要高，這樣可以提高器件與器件之間的隔離耐壓和抑制Latch-up效應。因此，需要開發一種能與CMOS工藝兼容的DM0S，使制備方便。

發明內容
本發明要解決的技術 問題是提供一種與5伏CMOS工藝兼容的NLDMOS結構及其制法。在不改變任何工藝條件的情況下，本發明的NLDMOS結構可使得擊穿電壓(BV)達到25伏以上，使器件有較大的安全工作區。為解決上述技術問題，本發明的與5伏CMOS工藝兼容的NLDMOS結構，包括:5伏CMOS工藝兼容形成的場氧區、多晶硅柵極、柵氧化層、隔離側墻和源漏，其中，還包括:由CMOS工藝中的P阱構成的P型本底區，由CMOS工藝中的N阱構成的N型漂移區；所述P型本底區和N型漂移區，位于P型襯底內；源漏位于P型本底區和N型漂移區內；柵氧化層位于P型襯底的上表面；多晶硅柵極位于柵氧化層之上；隔離側墻與多晶硅柵極相鄰；場氧區位于N型漂移區之上，且場氧區與多晶硅柵極有重疊。所述場氧區與多晶硅柵極的重疊部分的長度范圍為0.1 3 μ m。所述P型本底區和N型漂移區之間的距離為0.5 2 μ m。所述NLDMOS結構中，其積累區長度(LA)為-0.2 0.1 μ m。另外，本發明還公開了一種與5伏CMOS工藝兼容的NLDMOS結構的制作方法，包括:(I)采用P阱作為P型本底區(P-Body)，N阱作為N漂移區(Ν-Drift)；(2)控制NLDMOS中的P型本底區(由P阱構成)和N漂移區(由N阱構成)的距離，實現對N阱和P阱之間的PN結耐壓的調整；(3)縮小積累區長度(LA)的尺寸，LA大小在-0.2 0.1 μ m之間(比常規LDMOS小)，利用N阱向P阱方向的橫向擴散，維持器件良好特性的同時提高柵氧下方L0C0S鳥嘴處的耐壓水平；
(4)按5伏CMOS工藝，完成多晶硅柵、柵氧化層、隔離側墻、源漏和電極連接的制作。對于上述方法，其具體步驟，包括:I)利用有源區光刻，打開場氧區域，并在P型襯底(P-Sub)上刻蝕場氧區；2)在P型襯底上進行局部氧化(LOCOS)，形成場氧區；3)光刻打開阱注入區域，向P型襯底分別注入P型雜質離子和N型雜質離子形成P阱和N講，其中，N阱位于場氧區下方，且P阱作為NLDMOS的本底區，N阱作為NLDMOS的漂移區，N阱和P阱在NLDMOS區域間隔為0.5 2 μ m，積累區長度LA大小為-0.2 0.1 μ m ;4)在P型襯底上，通過熱氧化方法，生長115 160埃的柵氧化層，并淀積1000 3000埃的多晶硅， 然后進行多晶硅柵刻蝕，形成NLDMOS的多晶硅柵極；5)淀積一層2500 3500埃的二氧化娃,干法刻蝕之后形成與多晶娃柵極相鄰的隔離側墻；6)在隔離側墻形成后，P型本底區和N型漂移區內選擇性的進行常規的源漏離子注入，分別形成N型源漏；7)采用與5伏CMOS工藝一致的工藝，進行電極連接后，完成NLDMOS的制作。本發明的NLDMOS結構，可以集成在5伏CMOS工藝中，利用平臺中原有的工藝條件，在不額外增加光刻版并且不改變注入條件的情況下，僅通過調整器件P型本底區(由P阱構成)和N漂移區(由N阱構成)的距離以及縮小積累區長度(LA)的尺寸，使得器件保持較好特性的前提下，擊穿電壓能達到25伏以上，使器件有較大的安全工作區，并且其特性可以滿足開關器件和模擬器件的使用特性。


下面結合附圖與具體實施方式
對本發明作進一步詳細的說明:圖1是本發明中耐壓優化的NLDMOS結構示意圖；圖2是本發明的刻蝕場氧區之后的NLDMOS結構器件截面圖；圖3是本發明的局部氧化(LOCOS)之后的器件剖面圖；圖4是本發明的P阱和N阱注入之后的器件剖面圖；圖5是本發明的多晶硅柵極刻蝕之后的器件剖面圖；圖6是本發明的隔離側墻形成之后的器件剖面圖；圖7是N阱和P阱之間的PN結擊穿電壓與阱間距的關系圖，其中，A為N阱和P阱之間的距離為O時的擊穿電壓圖，B為N阱和P阱之間的距離為I μ m時的擊穿電壓圖；圖8是一種與5V CMOS工藝兼容的NLDMOS擊穿電壓圖；圖9是本發明的優化設計后NLDMOS結構器件的擊穿電壓。圖中附圖標記說明如下:101為P型襯底 102為場氧區103為P阱104為N阱105為柵氧化層 106為多晶硅柵極107為隔離側墻 108為N型源漏Space為P型本底區和N型漂移區之間的距離(也即P阱與N阱的距離)LA為積累區長度
具體實施例方式本發明的與5伏CMOS工藝兼容的NLDMOS結構，如圖1所示，包括:5伏CMOS工藝兼容形成的場氧區102、多晶硅柵極106、柵氧化層105、隔離側墻107和源漏108，以及由CMOS工藝中的P阱103構成的P型本底區，由CMOS工藝中的N阱104構成的N型漂移區；其中，P型本底區和N型漂移區，位于P型襯底101內，且P型本底區和N型漂移區之間的距離(Space)為0.5 2 μ m ;源漏108位于P型本底區和N型漂移區內；柵氧化層105位于P型襯底101的上表面；多晶硅柵極106位于柵氧化層105之上；隔離側墻107與多晶硅柵極106相鄰；場氧區102位于N型漂移區之上，且場氧區102與多晶硅柵極106有重疊，其重疊部分的長度范圍為0.1 3 μ m。上述NLDMOS結構中，其積累區長度(LA)為-0.2 0.1 μ m。對于上述NLDMOS結構，其制作方法，包括步驟:I)利用有源區光刻，打開場氧區域，并在P型襯底(P-Sub)IOl上刻蝕場氧區102 (如圖2所示)；2)在P型襯底101上進行局部氧化(LOCOS)，形成場氧區102 (如圖3所示)；其中，場氧區102的形成與5伏CMOS工藝兼容；3)光刻打開阱注入區域，向P型襯底101分別注入P型雜質離子和N型雜質離子形成P阱103和N阱104，其中，N阱位于場氧區102下方，且P阱103作為NLDMOS的本底區，N阱104作為NLDMOS的漂移區，N阱104和P阱103在NLDMOS區域間隔為0.5 2 μ m，積累區長度(LA)大小為-0.2 0.1 μ m(如圖4所示);4)在P型襯底101上，通過熱氧化方法，生長115 160埃的柵氧化層105，并淀積1000 3000埃(如可以為2000埃)的多晶硅，然后進行多晶硅柵刻蝕，形成NLDMOS的多晶硅柵極106 (如圖5所示)；其中，多晶硅柵極106、柵氧化層105的形成與5伏CMOS工
藝兼容；5)淀積一層2500 3500埃的二氧化娃,干法刻蝕之后,形成與多晶娃柵極相鄰的隔離側墻107 (如圖6所示)；其中，隔離側墻107的形成與5伏CMOS工藝兼容；6)在隔離側墻107形成后，P型本底區和N型漂移區內選擇性的進行常規的源漏離子注入，分別在P阱103和N阱104形成N型源漏108 (如圖1所示)；其中，源漏108的形成與5伏CMOS工藝兼容；7)采用與5伏CMOS工藝一致的工藝，進行電極連接后，完成NLDMOS的制作。其中，對于NLDMOS設計中，如果通過將N阱和P阱之間的距離從O增加到I μ m(如圖7所示)，N阱和P阱之間的PN結擊穿電壓可以從19V增加到37V。但是從圖8中可以看到，器件發生擊穿的位置，并不位于N阱和P阱之間的PN結，而是在柵氧與場氧鳥嘴交界處發生擊穿，同時，由于與5伏CMOS工藝兼容，N阱的摻雜濃度較高，場氧下方不能完全耗盡，因此，增加PA (有源區上多晶硅)和PF (場氧區上多晶硅)尺寸對提高擊穿電壓幫助不大。這種NLDMOS設計最高耐壓只能達到20伏特。本發明的與5伏CMOS工藝兼容的NLDMOS結構，在不改變任何工藝條件和增加光罩的情況下，通過調整NLDMOS中的P型本底區(由P阱構成)和N漂移區(由N阱構成)的距離，提高N阱104和P阱103之間的PN結擊穿電壓，縮小積累區長度(LA)的尺寸，利用N阱104向P阱103方向的橫向擴散，增加有效LA的距離，保持器件良好特性的同時，提高柵氧化層105下方LOCOS鳥嘴處的耐壓水平，成功地使得整個器件的擊穿電壓達到25伏特以上，如圖9所示。本發明中的NLDMOS結構器件，其特性可以滿足開關器件和模擬器件的使用特性。
權利要求
1.一種與5伏CMOS工藝兼容的NLDMOS結構，包括:5伏CMOS工藝兼容形成的場氧區、多晶硅柵極、柵氧化層、隔離側墻和源漏，其特征在于，還包括:由CMOS工藝中的P阱構成的P型本底區，由CMOS工藝中的N阱構成的N型漂移區； 其中，所述P型本底區和N型漂移區，位于P型襯底內；源漏位于P型本底區和N型漂移區內；柵氧化層位于P型襯底的上表面；多晶硅柵極位于柵氧化層之上；隔離側墻與多晶硅柵極相鄰；場氧區位于N型漂移區之上，且場氧區與多晶硅柵極有重疊。
2.如權利要求1所述的結構，其特征在于，所述場氧區與多晶硅柵極的重疊部分的長度范圍為0.1 3μπι。
3.如權利要求1所述的結構，其特征在于，所述P型本底區和N型漂移區之間的距離為0.5 2 μ m0
4.如權利要求1所述的結構，其特征在于，所述NLDMOS結構中，其積累區長度為-0.2 0.1 μ m。
5.如權利要求1所述的與5伏CMOS工藝兼容的NLDMOS結構的制作方法，其特征在于，包括: (1)采用P阱作為P型本底區，N阱作為N漂移區； (2)控制NLDMOS中的P型本底區和N漂移區的距離為0.5 2 μ m ; (3)縮小積累區長度至-0.2 0.1 μ m之間； (4)按5伏CMOS工藝，完成場氧區、多晶硅柵、柵氧化層、隔離側墻、源漏和電極連接的制作。
6.如權利要求5所述的方法，其特征在于，所述方法的步驟，包括: 1)利用有源區光刻，打開場氧區域，并在P型襯底上刻蝕場氧區； 2)在P型襯底上進行局部氧化，形成場氧區； 3)光刻打開阱注入區域，向P型襯底分別注入P型雜質離子和N型雜質離子形成P阱和N講，其中，N阱位于場氧區下方，且P阱作為NLDMOS的本底區，N阱作為NLDMOS的漂移區，N阱和P阱在NLDMOS區域間隔為0.5 2 μ m，積累區長度大小為-0.2 0.1 μ m ; 4)在P型襯底上，通過熱氧化方法，生長115 160埃的柵氧化層，并淀積1000 3000埃的多晶娃，然后進行多晶娃棚刻蝕，形成NLDMOS的多晶娃棚極； 5)淀積一層2500 3500埃的二氧化硅，干法刻蝕之后，形成與多晶硅柵極相鄰的隔離側墻； 6)在隔離側墻形成后，P型本底區和N型漂移區內進行源漏離子注入，分別形成N型源漏； 7)采用與5伏CMOS工藝一致的工藝，進行電極連接后，完成NLDMOS的制作。
全文摘要
本發明公開了一種與5伏CMOS工藝兼容的NLDMOS結構及其制法，該結構包括5伏CMOS工藝兼容形成的場氧區、多晶硅柵極、柵氧化層、隔離側墻和源漏，其中，還包括由CMOS工藝中的P阱構成的P型本底區，由CMOS工藝中的N阱構成的N型漂移區；其制法包括1)P阱作為P型本底區，N阱作為N漂移區；2)控制P型本底區和N漂移區的距離；3)縮小積累區長度至-0.2～0.1μm之間；4)按5伏CMOS工藝，完成場氧區、多晶硅柵、柵氧化層、隔離側墻、源漏和電極連接的制作。本發明使擊穿電壓達到25伏以上，并且可滿足開關器件和模擬器件的使用特性。
文檔編號H01L29/06GK103208519SQ20121000814
公開日2013年7月17日 申請日期2012年1月12日 優先權日2012年1月12日
發明者石晶, 劉冬華, 段文婷, 胡君 申請人:上海華虹Nec電子有限公司