高壓靜電保護結構的制作方法
【專利摘要】本發明公開了一種高壓靜電保護結構，包括：一N型LDMOS置于一硅襯底上方的P型埋層內；多晶硅柵右側有源區是LDMOS漏區，包括：設置于P型埋層右側上部的高壓N阱和第一N+型擴散區，第一N+擴散區與多晶硅柵之間相隔一場氧化區，第一N+擴散區及該場氧化區均被高壓N阱包圍；多晶硅柵的左側有源區是LDMOS的源區，包括：設置于P型埋層右側上部的高壓P阱和N阱；部分第二N+擴散區和第一P+擴散區位于N阱上方，其余部分第二N+擴散區位于高壓P阱上部，第二P+擴散區位于高壓P阱上方；第一P+擴散區、第二P+擴散區和第二N+擴散區之間具有場氧化區；第一P+擴散區、第二P+擴散區和多晶硅柵引出并接地，第一N+擴散區引出作為靜電輸入端。本發明提供一種不易觸發閂鎖效應的高壓靜電保護結構。
【專利說明】高壓靜電保護結構

【技術領域】
[0001]本發明涉及集成電路制造領域，特別是涉及一種高壓靜電保護結構。

【背景技術】
[0002]靜電放電(ESD)對于電子產品的傷害一直是不易解決的問題，對于高壓工藝來說，靜電保護器件不僅需要滿足耐壓要大于電源電壓的要求，其靜電觸發電壓還需要小于被保護器件的損壞電壓才可以。如圖1所示，通常用于靜電保護的高壓NLDMOS結構在靜電發生下，ESD正電荷從輸出入焊墊進入此結構漏區后，抬高N-擴散區的電位，發生雪崩擊穿，擊穿電流通過P阱中的P+擴散區引出，同時抬高P阱的電位，導致此結構中的寄生三極管導通。該寄生三極管是由漏區N-型擴散區、源極的N+擴散區以及其溝道下的高壓P阱組成的橫向三極管。此寄生三極管開啟主要是靠N-擴散區與高壓P阱之間的結擊穿來觸發寄生的NPN開啟，驟回電壓很低，且不易調節，容易觸發閂鎖效應。


【發明內容】

[0003]本發明要解決的技術問題是提供一種不易觸發閂鎖效應的高壓靜電保護結構。
[0004]為解決上述技術問題，本發明的高壓靜電保護結構，包括:一 N型LDMOS(橫向擴散金屬場效應管)，整體置于一娃襯底上方的P型埋層內；
[0005]多晶硅柵的右側有源區是所述LDMOS的漏區，包括:設置于P型埋層右側上部的高壓N阱，位于高壓N阱上部的第一 N+型擴散區，其中第一 N+擴散區與多晶硅柵之間相隔有一場氧化區，第一 N+擴散區及場氧化區均被高壓N阱包圍；
[0006]多晶硅柵的左側有源區是所述LDMOS的源區，包括:設置于P型埋層右側上部的高壓P阱，位于高壓N阱上部的N阱；
[0007]部分第二 N+擴散區和第一 P+擴散區位于N阱上方，其余部分第二 N+擴散區位于高壓P阱上部，第二 P+擴散區位于高壓P阱上方；
[0008]第一P+擴散區、第二P+擴散區和第二N+擴散區之間具有場氧化區；其中，第一P+擴散區和第二 P+擴散區之間的場氧化區部分位于高壓P阱上部，其余部分位于N阱上部，第一 P+擴散區和第二 N+擴散區之間的場氧化區位于N阱上部；
[0009]第一 P+擴散區、第二 P+擴散區和多晶硅柵引出并接接地，第一 N+擴散區引出作為靜電輸入端。
[0010]其中，所述N阱可采用低壓N阱。
[0011]當有靜電從漏區進入時，本發明通過漏區高壓N阱、源區的N阱以及其溝道下的高壓P阱組成的寄生三極管開啟來泄放電流。相對于通常的LDMOS結構(如圖1所示)，此結構在源區增加了 N阱和第二 P+擴散區。當寄生三極管觸發導通后，電流從漏區高壓N阱流入，流到源區N阱，通過由源區N阱和第二 P+擴散區形成的二極管需反向擊穿來泄放電流到地。此時的驟回電壓是通常的LDMOS的驟回電壓與此二極管反向擊穿電壓之和。并且通過調節源區N阱內的第二 N+擴散區和第二 P+擴散區的距離，可以調節此N阱和第二 P+擴散區形成的二極管的反向擊穿電壓，這樣也就實現了有效調節此發明結構的驟回電壓。本發明的結構有利于防止閂鎖效應的發生，以此提高整體靜電和閂鎖的防護能力，可運用于B⑶工藝的高壓端口的靜電保護應用上。

【專利附圖】

【附圖說明】
[0012]下面結合附圖與【具體實施方式】對本發明作進一步詳細的說明:
[0013]圖1是一種用于靜電保護的現有高壓NLDMOS結構示意圖。
[0014]圖2是本發明的結構示意圖。
[0015]附圖標記說明
[0016]I是硅襯底
[0017]2是P型埋層
[0018]3是高壓N阱
[0019]4是第一 N+擴撒區
[0020]5是多晶硅柵
[0021]6是高壓P阱
[0022]7 是 N 阱
[0023]8是第二 N+擴散區
[0024]9是第一 P+擴散區
[0025]10是第二 P+擴散區
[0026]11是第一場氧化區
[0027]12是第二場氧化區
[0028]13是第三場氧化區
[0029]G 是地
[0030]E是靜電輸入端

【具體實施方式】
[0031]如圖1所不，本發明一實施例包括:一 N型LDM0S,整體置于一娃襯底I上方的P型埋層2內；
[0032]多晶硅柵5的右側有源區是所述LDMOS的漏區，包括:設置于P型埋層2右側上部的高壓N阱3，位于高壓N阱3上部的第一 N+型擴散區4，其中第一 N+擴散區4與多晶硅柵5之間相隔有第一場氧化區11，第一 N+擴散區4及第一場氧化區11均被高壓N阱包圍；
[0033]多晶硅柵5的左側有源區是所述LDMOS的源區，包括:設置于P型埋層2右側上部的高壓P阱6，位于高壓N阱6上部的N阱7，本實施例中，N阱7為低壓N阱；
[0034]部分第二 N+擴散區8和第一 P+擴散區9位于N阱7上方，其余部分第二 N+擴散區8位于高壓P阱6上部，第二 P+擴散區10位于高壓P阱6上方；
[0035]第二 N+擴散區8和第二 P+擴散區10之間具有第二場氧化區12，第一 P+擴散區9和第二 P+擴散區10之間具有第三場氧化區13 ;其中，第一 P+擴散區9和第二 P+擴散區10之間的第三場氧化區13部分位于高壓P阱6上部，其余部分位于N阱7上部，第一 P+擴散區9和第二 N+擴散區8之間的第二場氧化區12位于N阱7上部；
[0036]第一 P+擴散區9、第二 P+擴散區10和多晶硅柵5引出并接接地G，第一 N+擴散區4引出作為靜電輸入端E。
[0037]當有靜電從漏區進入時，本發明通過漏區高壓N阱3、源區的N阱7以及其溝道下的高壓P阱6組成的寄生三極管開啟來泄放電流。相對于通常的LDMOS結構(如圖1所示)，此結構在源區增加了 N阱7和第二 P+擴散區10 ;當寄生三極管觸發導通后，電流從漏區高壓N阱3流入，流到源區N阱7，通過由源區N阱7和第二 P+擴散區10形成的二極管需反向擊穿來泄放電流到地。此時的驟回電壓是通常的LDMOS的驟回電壓與此二極管反向擊穿電壓之和。并且通過調節源區N阱7內的第二 N+擴散區8和第二 P+擴散區10的距離，可以調節此N阱7和第二 P+擴散區10形成的二極管的反向擊穿電壓，這樣也就實現了有效調節此發明結構的驟回電壓。
[0038]以上通過【具體實施方式】和實施例對本發明進行了詳細的說明，但這些并非構成對本發明的限制。在不脫離本發明原理的情況下，本領域的技術人員還可做出許多變形和改進，這些也應視為本發明的保護范圍。
【權利要求】
1.一種高壓靜電保護結構，其特征是，包括:一 N型LDMOS，整體置于一硅襯底上方的P型埋層內； 多晶硅柵的右側有源區是所述LDMOS的漏區，包括:設置于P型埋層右側上部的高壓N阱，位于高壓N阱上部的第一 N+型擴散區，其中第一 N+擴散區與多晶硅柵之間相隔有一場氧化區，第一 N+擴散區及該場氧化區均被高壓N阱包圍； 多晶硅柵的左側有源區是所述LDMOS的源區，包括:設置于P型埋層右側上部的高壓P阱，位于高壓N阱上部的N阱； 部分第二 N+擴散區和第一 P+擴散區位于N阱上方，其余部分第二 N+擴散區位于高壓P阱上部，第二 P+擴散區位于高壓P阱上方； 第一 P+擴散區、第二 P+擴散區和第二 N+擴散區之間具有場氧化區；其中，第一 P+擴散區和第二 P+擴散區之間的場氧化區部分位于高壓P阱上部，其余部分位于N阱上部，第一 P+擴散區和第二 N+擴散區之間的場氧化區位于N阱上部； 第一 P+擴散區、第二 P+擴散區和多晶硅柵引出并接接地，第一 N+擴散區引出作為靜電輸入端。
2.如權利要求1所述的高壓靜電保護結構，其特征是:所述N阱是低壓N阱。
【文檔編號】H01L27/02GK104425480SQ201310362902
【公開日】2015年3月18日 申請日期:2013年8月19日 優先權日:2013年8月19日
【發明者】蘇慶, 鄧樟鵬, 苗彬彬, 張強 申請人:上海華虹宏力半導體制造有限公司