半導體裝置制造方法
【專利摘要】本發明的目的在于提供能夠無不利影響地降低飽和電流相對柵極電壓變動的靈敏度的半導體裝置。本申請發明的半導體裝置具有：溝道層（12），形成在基板上；絕緣層（20），與該溝道層（12）相接地形成；第一半導體層（22），形成在該絕緣層（20）的與該溝道層（12）相反的一側并摻雜有雜質；第二半導體層（24），形成在該第一半導體層（22）的與該絕緣層（20）相反的一側并摻雜有雜質；柵極電極（26），形成在該第二半導體層（24）的與該第一半導體層（22）相反的一側。并且，該第一半導體層（22）的雜質密度除以該第一半導體層（22）的相對介電常數得到的值大于該第二半導體層（24）的雜質密度除以該第二半導體層（24）的相對介電常數得到的值。
【專利說明】半導體裝置
【技術領域】
[0001]本發明涉及在例如大電流的開關等中使用的半導體裝置。
【背景技術】
[0002]在專利文獻I中公開了具有MOS結構的半導體裝置。該半導體裝置在基板上隔著柵極絕緣層具有低雜質密度的多晶硅。在多晶硅之上具有金屬硅化物。也就是說，作為柵極電極，具有多晶硅和金屬硅化物。使多晶硅的雜質密度低是為了在施加了柵極電壓時在多晶硅中擴大耗盡層而減弱施加于基板的電壓。
[0003]另外，在非專利文獻I中公開了在柵極電極形成有耗盡層。
[0004]專利文獻1:日本特開平8-078534號公報；
專利文獻2:日本特開2010-118548號公報；
非專利文獻 1:1EEE Electron Device Letters EDL-10 (5)，pl92 (1989):C_Y.Lu, J.M.Sung, H.C.Kirsch, S.J.Hillenius, T.E.Smith, and.L.Manchanda, “AnomalousCV characteristics of implanted poly.MOS structure in n+/p+ dual-gate CMOStechnology，，。
[0005]在為了使半導體裝置導通而施加了預定的柵極電壓時，飽和電流必須為預先決定的最大飽和電流和最小飽和電流之間的值。在此，柵極電壓在一定的范圍產生偏差。因此，必須考慮即使有柵極電壓的偏差，飽和電流也為最大飽和電流和最小飽和電流之間的值。也就是說，優選使飽和電流相對于柵極電壓變動的靈敏度降低。
[0006]就專利文獻I公開的半導體裝置而言，由于柵極電壓的一部分施加于多晶硅，所以，可以說飽和電流相對于柵極電壓變動的靈敏度低。但是，在專利文獻I所公開的半導體裝置中，當施加柵極電壓時，始終在多晶硅中形成厚(長)的耗盡層，所以，存在難以對柵極絕緣層上施加充分的電壓的問題。因此，例如，當采用通過降低形成反轉層的部分即溝道層的雜質密度來降低閾值電壓等的措施時，存在產生閂鎖效應(latch-up)的問題。

【發明內容】

[0007]本發明是為了解決上述課題而提出的，其目的在于提供一種能夠無不利影響地降低飽和電流相對于柵極電壓變動的靈敏度的半導體裝置。
[0008]用于解決課題的手段
本發明的半導體裝置具有:溝道層，形成在基板之上；絕緣層，與該溝道層相接地形成；第一半導體層，形成在該絕緣層的與該溝道層相反的一側并且摻雜有雜質；第二半導體層，形成在該第一半導體層的與該絕緣層相反的一側并且摻雜有雜質；柵極電極，形成在該第二半導體層的與該第一半導體層相反的一側。并且，該第一半導體層的雜質密度除以該第一半導體層的相對介電常數得到的值大于該第二半導體層的雜質密度除以該第二半導體層的相對介電常數得到的值。 [0009]發明效果 根據本發明，在比得到最小飽和電流的柵極電壓低的柵極電壓下，難以在絕緣層之上的半導體層形成耗盡層，在比得到預定的飽和電流的柵極電壓高的柵極電壓下，該半導體層的耗盡層容易延伸，所以，能夠無不利影響地降低飽和電流相對于柵極電壓變動的靈敏度。
【專利附圖】

【附圖說明】
[0010]圖1是本發明的實施方式I的半導體裝置的剖視圖。
[0011]圖2是表示對柵極電極施加了小于閾值電壓的電壓時的各層的耗盡層的長度和電壓的圖。
[0012]圖3是表示對柵極電極施加了高于閾值電壓的電壓時的各層的耗盡層的長度和電壓的圖。
[0013]圖4是表示與圖3的情況相比進一步提高柵極電壓時的各層的耗盡層的長度和電壓的圖。
[0014]圖5是表示施加了未形成反轉層的柵極電壓時施加于各層的電壓的曲線圖。
[0015]圖6是表示施加了形成反轉層的柵極電壓時施加于各層的電壓的曲線圖。
[0016]圖7是表示提高了第一半導體層的雜質密度時施加于各層的電壓的曲線圖。
[0017]圖8是表示降低了第一半導體層的雜質密度時施加于各層的電壓的曲線圖。
[0018]圖9是表示使第二半導體層的雜質密度高于lE15/cm3時施加于各層的電壓的曲線圖。
[0019]圖10是表示使第二半導體層的雜質密度高于lE15/cm3時施加于各層的電壓的曲線圖。
[0020]圖11是表示柵極電壓與飽和電流的關系的曲線圖。
[0021]圖12是表示變形例的半導體裝置中的各層的耗盡層的長度和電壓的圖。
[0022]圖13是表示本發明的實施方式2的半導體裝置的剖視圖。
[0023]圖14是本發明的實施方式3的半導體裝置的剖視圖。
[0024]圖15是本發明的實施方式4的半導體裝置的剖視圖。
[0025]圖16是表示施加了未形成反轉層的柵極電壓時施加于各層的電壓的曲線圖。
[0026]圖17是表示施加了形成反轉層的柵極電壓時施加于各層的電壓的曲線圖。
[0027]附圖標記說明:
10基板、12溝道層、14發射極層、20絕緣層、22第一半導體層、24第二半導體層、25半導體層、26柵極電極、30緩沖層、32集電極層、34集電極電極、50反轉層、6 O阻擋層、110絕緣層、112第一半導體層、114第二半導體層、116柵極電極。
【具體實施方式】
[0028]參照附圖對本發明的實施方式的半導體裝置進行說明。對相同或對應的構成要素標注相同的附圖標記，有時省略重復說明。此外，雜質密度這樣的用語是指平均有效雜質密度。
[0029]實施方式I
圖1是本發明的實施方式I的半導體裝置的剖視圖。半導體裝置由η溝道溝槽型IGBT形成。該半導體裝置具有雜質密度非常低且作為漂移層發揮功能的η型的基板10。在基板10的上表面形成有溝道層12。溝道層由雜質密度為1.0E17/cm3且相對介電常數為11.7的P型半導體形成。在溝道層12上形成有發射極層14。發射極層14由雜質密度高的η型半導體形成。
[0030]接著，對溝槽結構進行說明。與溝道層12相接地形成絕緣層20。絕緣層20的層厚為lOOnm，相對介電常數為3.9。此外，溝道層12的雜質密度越高，絕緣層20的層厚就越薄，溝道層12的雜質密度越低，絕緣層20的層厚就越厚。
[0031]在絕緣層20的與溝道層12相反的一側形成有摻雜了雜質的第一半導體層22。第一半導體層22由雜質密度為1.0E18/cm3、相對介電常數為11.7、層厚為16.2?24.0nm的任一厚度的η型多晶半導體形成。
[0032]在第一半導體層22的與絕緣層20相反的一側形成有摻雜了雜質的第二半導體層24。第二半導體層24由雜質密度為1.0E15/cm3、相對介電常數為11.7的η型多晶半導體形成。并且，第一半導體層22的雜質密度除以第一半導體層22的相對介電常數得到的值大于第二半導體層24的雜質密度除以第二半導體層24的相對介電常數得到的值。此外，有時將第一半導體層22和第二半導體層24總稱為半導體層25。
[0033]在第二半導體層24的與第一半導體層22相反的一側形成有柵極電極26。對于柵極電極26來說，為了減小柵極布線電阻，優選由低電阻的高熔點金屬形成。從圖1可知，絕緣層20、第一半導體層22、第二半導體層24以及柵極電極26形成貫通溝道層12以及發射極層14并到達基板I的溝槽柵極。
[0034]在基板10的下表面形成有η型的緩沖層30。在緩沖層30的下表面形成有P型的集電極層32。因此，從集電極層32向基板10注入的空穴的量由緩沖層30調整。在集電極層32的下表面利用金屬形成有集電極電極34。集電極電極34利用焊料等芯片焊接(diebond)于模塊的構圖基板等。
[0035]接著，對本發明的實施方式I的半導體裝置的動作進行說明。圖2是表示對柵極電極施加了小于閾值電壓的電壓時的各層的耗盡層的長度和電壓的圖。圖2是提取了圖1的虛線部分的圖。溝道層12中的虛線表示在溝道層12形成的耗盡層(以后稱為溝道耗盡層)的端部。另外，第一半導體層22中的虛線表示在第一半導體層22形成的耗盡層(以后稱為第一耗盡層)的端部。溝道耗盡層的長度為Xqi,第一耗盡層的長度為Χω。
[0036]在圖2的下部示出各層的電壓。可知柵極電壓大部分施加于溝道層12和絕緣層20。在溝道層12所產生的電荷Q、由溝道耗盡層引起的電容Ca1、由半導體層25引起的電容Cex、絕緣層20的電容Cin、施加于溝道層12的電壓Van施加于半導體層25的電壓Vex、施加于絕緣層20的電壓Vin、施加于柵極電極26的電壓Ve通過下面的公式算出。
【權利要求】
1.一種半導體裝置，其特征在于，具有: 溝道層，形成在基板之上； 絕緣層，與所述溝道層相接地形成； 第一半導體層，形成在所述絕緣層的與所述溝道層相反的一側并且摻雜有雜質；第二半導體層，形成在所述第一半導體層的與所述絕緣層相反的一側并且摻雜有雜質；以及 柵極電極，形成在所述第二半導體層的與所述第一半導體層相反的一側， 所述第一半導體層的雜質密度除以所述第一半導體層的相對介電常數得到的值大于所述第二半導體層的雜質密度除以所述第二半導體層的相對介電常數得到的值。
2.如權利要求1所述的半導體裝置，其特征在于， 在將用于使飽和電流流過的導通電壓施加于所述柵極電極時，在所述第一半導體層整體以及所述第二半導體層的一部分形成有耗盡層。
3.如權利要求2所述的半導體裝置，其特征在于， 所述第二半導體層的雜質密度為所述第一半導體層的雜質密度的1/10以下。
4.如權利要求1至3中任一項所述的半導體裝置，其特征在于， 具有:阻擋層，形成在所述第一半導體層和所述第二半導體層之間并且雜質的擴散系數比所述第二半導體層的雜質的擴散系數低。
5.如權利要求1至3中任一項所述的半導體裝置，其特征在于， 具有形成在所述溝道層之上的發射極層， 所述絕緣層、所述第一半導體層、所述第二半導體層以及所述柵極電極形成貫通所述溝道層以及所述發射極層并到達所述基板的溝槽柵極， 所述絕緣層中的與所述發射極層相接的部分形成得比與所述溝道層相接的部分厚。
6.如權利要求1至3中任一項所述的半導體裝置，其特征在于， 具有形成在所述溝道層之上的發射極層， 所述絕緣層、所述第一半導體層、所述第二半導體層以及所述柵極電極形成貫通所述溝道層以及所述發射極層并到達所述基板的溝槽柵極， 所述第一半導體層中的貫通所述發射極層的部分的雜質密度比貫通所述溝道層的部分的雜質密度高。
7.如權利要求1至3中任一項所述的半導體裝置，其特征在于， 所述第一半導體層的層厚滿足以下的公式，
8.如權利要求1至3中任一項所述的半導體裝置，其特征在于， 具有:低電阻層，形成在所述第二半導體層和所述柵極電極之間并且電阻值比所述第二半導體層的電阻值低。
9.如權利要求1至3中任一項所述的半導體裝置，其特征在于， 所述基板由寬帶隙半導體形成。
10.如權利要求9所述的半導體裝置，其特征在于， 所述寬帶隙半導體是碳化硅、氮化鎵類材料或金剛石。
【文檔編號】H01L29/739GK103681823SQ201310363445
【公開日】2014年3月26日 申請日期:2013年8月20日 優先權日:2012年9月20日
【發明者】楠茂 申請人:三菱電機株式會社