相關申請的交叉引用

2016年3月28日提交的日本專利申請no.2016-063040的公開內容(包括說明書、附圖和摘要)通過引用整體地并入本文。

本發明涉及半導體裝置及其制造方法，并且可以用于制造例如具有金屬柵極電極的半導體裝置。

背景技術：

作為要形成在可以小型化的下一代微計算機的邏輯部分中的晶體管，已知包括金屬柵極電極和高介電常數膜(高k膜)的晶體管。作為形成這種晶體管的方法，已知所謂的后柵工藝，其在襯底之上形成偽柵極電極，然后用金屬柵極電極替換偽柵極電極。

作為電可寫/可擦除非易失性半導體存儲裝置，已經廣泛使用具有在misfet(金屬絕緣體半導體場效應晶體管)的柵極電極下方的被氧化物膜包圍的導電浮柵極電極或捕獲絕緣膜的存儲器單元。使用捕獲絕緣膜的非易失性半導體存儲裝置的示例包括monos(金屬氧化物氮化物半導體)分裂柵極單元。

專利文獻1(日本未審查專利公開no.2014-154790)描述了在將存儲器單元與邏輯部分中misfet合并的情況下，在misfet的源極/漏極區域之上形成硅化物層。隨后，通過后柵工藝形成misfet的金屬柵極電極，然后在存儲器單元的柵極電極之上形成硅化物層。

專利文獻2(pct申請的日文翻譯no.2002-526920)中描述了在形成偽柵極電極和氮化物膜依次層疊的多層膜并沉積了多層膜將要埋入其中的氧化物膜之后，拋光氧化物膜的上表面以暴露氮化物膜。隨后，去除氮化物膜和偽柵極電極，并且在所得的溝槽中，形成金屬柵極電極。

[相關文獻]

[專利文獻]

[專利文獻1]日本未審查專利公開no.2014-154790

[專利文獻2]pct申請的日文翻譯no.2002-526920

技術實現要素：

在其中執行后柵工藝的半導體裝置的制造工藝期間，可以在稍后用金屬柵極電極替換的偽柵極電極之上形成氮化硅膜作為帽絕緣膜。然后，形成其中將要埋入偽柵極電極和氮化硅膜的二氧化硅膜。隨后，從上方拋光二氧化硅膜和氮化硅膜以暴露偽柵極電極的上表面。

此時，由于拋光氮化硅和二氧化硅的速率不同，二氧化硅膜被過度拋光，并且二氧化硅膜的上表面凹陷，導致所謂的凹坑的問題。在制造工藝期間，凹坑可能導致殘留物、有缺陷的接觸插塞形成、柵極電極和源極/漏極區域之間的短路等。

從本說明書和附圖中的陳述，本發明的其它問題和新穎特征將變得明顯。

以下是對本申請中公開的代表性實施例的概要的簡要描述。

在一個實施例中的制造半導體裝置的方法中，當通過后柵工藝形成misfet時，通過拋光層間絕緣膜的上表面，暴露由氮化硅膜制成并在偽柵極電極之上形成的帽絕緣膜。然后，通過蝕刻去除帽絕緣膜。隨后，對層間絕緣膜的上表面進行拋光。然后，用金屬柵極電極替換偽柵極電極。

在另一個實施例的半導體裝置中，層間絕緣膜埋入在多個misfet的相應的柵極電極之間的空間中，以暴露柵極電極的上表面，并且層間絕緣膜的上表面的位置比柵極電極中的每一個的上表面的位置高。

根據一個實施例，可以提高半導體裝置的可靠性。特別地，可以防止由于凹坑導致的接觸故障的發生。

附圖說明

圖1是實施例1的半導體裝置在其制造工藝期間的截面圖；

圖2是半導體裝置在其接著圖1的制造工藝期間的截面圖；

圖3是半導體裝置在其接著圖2的制造工藝期間的截面圖；

圖4是半導體裝置在其接著圖3的制造工藝期間的截面圖；

圖5是半導體裝置在其接著圖4的制造工藝期間的截面圖；

圖6是半導體裝置在其接著圖5的制造工藝期間的截面圖；

圖7是半導體裝置在其接著圖6的制造工藝期間的截面圖；

圖8是半導體裝置在其接著圖7的制造工藝期間的截面圖；

圖9是半導體裝置在其接著圖8的制造工藝期間的截面圖；

圖10是半導體裝置在其接著圖9的制造工藝期間的截面圖；

圖11是半導體裝置在其接著圖10的制造工藝期間的截面圖；

圖12是半導體裝置在其接著圖11的制造工藝期間的截面圖；

圖13是半導體裝置在其接著圖12的制造工藝期間的截面圖；

圖14是半導體裝置在其接著圖13的制造工藝期間的截面圖；

圖15是半導體裝置在其接著圖14的制造工藝期間的截面圖；

圖16是半導體裝置在其接著圖15的制造工藝期間的截面圖；

圖17是半導體裝置在其接著圖16的制造工藝期間的截面圖；

圖18是半導體裝置在其接著圖17的制造工藝期間的截面圖；

圖19是半導體裝置在其接著圖18的制造工藝期間的截面圖；

圖20是半導體裝置在其接著圖19的制造工藝期間的截面圖；

圖21是半導體裝置在其接著圖20的制造工藝期間的截面圖；

圖22是半導體裝置在其接著圖21的制造工藝期間的截面圖；

圖23是半導體裝置在其接著圖22的制造工藝期間的截面圖；

圖24是半導體裝置在其接著圖23的制造工藝期間的截面圖；

圖25是示出在“寫入”、“擦除”和“讀取”操作期間將電壓施加到所選擇的存儲器單元的各個部分的條件下的示例的表格；

圖26是實施例2的半導體裝置在其制造工藝期間的截面圖；

圖27是半導體裝置在其接著圖26的制造工藝期間的截面圖；

圖28是半導體裝置在其接著圖27的制造工藝期間的截面圖；

圖29是實施例3的半導體裝置在其制造工藝期間的截面圖；

圖30是半導體裝置在其接著圖29的制造工藝期間的截面圖；

圖31是半導體裝置在其接著圖30的制造工藝期間的截面圖；

圖32是比較例的半導體裝置在其制造工藝期間的截面圖；

圖33是半導體裝置在其接著圖32的制造工藝期間的截面圖；

圖34是半導體裝置在其接著圖33的制造工藝期間的截面圖；以及

圖35是半導體裝置在其接著圖34的制造工藝期間的截面圖。

具體實施方式

下面將基于附圖詳細描述實施例。注意，在用于示出實施例的所有附圖中，具有相同功能的構件由相同的附圖標記表示，并且省略其重復描述。此外，在以下實施例中，除非特別需要，否則原則上將不重復對相同或相似部分的描述。

本實施例和以下實施例中的每一個中的半導體裝置是包括非易失性存儲器(非易失性存儲元件、閃存存儲器或非易失性半導體存儲裝置)的半導體裝置。在本實施例中，將根據基于n溝道misfet(金屬絕緣體半導體場效應晶體管)的存儲器單元來描述非易失性存儲器。

此外，在本實施例和下面的實施例中的每一個中，極性(在寫入/擦除/讀取操作期間施加的電壓或載流子的極性)旨在描述基于n溝道misfet的存儲器單元的操作。在基于p溝道misfet的存儲器單元的情況下，原理上相同的操作可以通過反轉施加的電位的所有極性、載流子的所有導電類型等來獲得。在本申請中給出的描述中，通過金屬膜和半導體膜之間的反應形成的硅化物層與半導體膜區分開。也就是說，本申請中提到的硅化物是金屬和硅的化合物，而不是半導體。

(實施例1)

<關于半導體裝置的制造工藝>

參照圖1至24，將對實施例1的制造半導體裝置的方法進行描述。

圖1至24是實施例1的半導體裝置在其制造工藝期間的截面圖。圖1至24中的每一個以左到右方向的順序示出了存儲器單元區域1a、第一較低擊穿電壓晶體管區域1b、較高擊穿電壓晶體管區域1c和第二較低擊穿電壓晶體管區域1d。圖1至24中的每一個示出了在存儲器單元區域1a中的非易失性存儲器中的存儲器單元的形成，在第一和第二較低擊穿電壓晶體管區域1b和1d中的相應的較低擊穿電壓misfet的形成以及較高擊穿電壓晶體管區域1c中的較高擊穿電壓晶體管的形成。

在這里描述的情況下，包括n溝道misfet(控制晶體管和存儲器晶體管)的存儲器單元形成在存儲器單元區域1a中。然而，也可以反轉導電類型并在存儲器單元區域1a中形成p溝道misfet(控制晶體管和存儲器晶體管)。同樣地，在本文所述的情況下，在第一較低擊穿電壓晶體管區域1b、較高擊穿電壓晶體管區域1c和第二較低擊穿電壓晶體管區域1d中形成n溝道misfet。然而，也可以反轉導電類型并在其中形成p溝道misfet。

也可以在第一較低擊穿電壓晶體管區域1b、較高擊穿電壓晶體管區域1c和第二較低擊穿電壓晶體管區域1d中形成n溝道misfet和p溝道misfet這兩者，即cmisfet(互補型misfet)。在第一較低擊穿電壓晶體管區域1b中，較低擊穿電壓晶體管相對密集地形成。在第二較低擊穿電壓晶體管區域1d中，較低擊穿電壓晶體管相對稀疏地形成。換句話說，形成在第一較低擊穿電壓晶體管區域1b中的多個偽柵極電極、金屬柵極電極等的柵極圖案之間的距離小于在第二較低擊穿電壓晶體管區域1d中形成的多個偽柵極電極、金屬柵極電極等的柵極圖案之間的距離。

在實施例1的半導體裝置的制造工藝期間，首先，如圖1所示，提供半導體襯底(半導體晶片)sb，其由具有例如約1至10ωcm等的比電阻的p型單晶硅(si)制成。然后，在半導體襯底sb的主表面中，形成限定有源區域的多個隔離區域ei。

隔離區域ei由諸如二氧化硅的絕緣體制成，并且可以通過例如sti(淺溝槽隔離)方法、locos(硅的局部氧化)方法等制成。隔離區域ei由埋入在半導體襯底sb的主表面中的絕緣膜制成，位于例如存儲器單元區域1a、第一較低擊穿電壓晶體管區域1b、較高擊穿電壓晶體管區域1c和第二較低擊穿電壓晶體管區域1d之間。

接下來，在位于存儲器單元區域1a、第一較低擊穿電壓晶體管區域1b、較高擊穿電壓晶體管區域1c和第二較低擊穿電壓晶體管區域1d中的半導體襯底sb的主表面中，形成p型阱。可以通過將諸如硼(b)的p型雜質離子注入到半導體襯底sb中來形成p型阱。注意，在形成存儲器單元、較高擊穿電壓misfet、較低擊穿電壓misfet等的相應的區域中形成的p型阱可以在相同的離子注入步驟中形成，但是也可以在不同的離子注入步驟中在相應的區域中形成，以優化各個元件的特性。

接下來，如圖2所示，在半導體襯底sb的主表面之上，形成用于較高擊穿電壓晶體管的柵極絕緣膜的絕緣膜if1。也就是說，具有相對較大厚度的絕緣膜if1形成在位于存儲器單元區域1a、第一較低擊穿電壓晶體管區域1b、較高擊穿電壓晶體管區域1c和第二較低擊穿電壓晶體管區域1d中的半導體襯底sb的上表面之上。例如可以使用二氧化硅膜作為絕緣膜if1。

位于較高擊穿電壓晶體管區域1c中的絕緣膜if1是用作稍后形成的較高擊穿電壓晶體管的柵極絕緣膜的膜。因此，絕緣膜if1需要具有約5至12v的耐受性能，因此需要具有約15至20nm的膜厚度。此處形成的絕緣膜if1的厚度例如為16nm。絕緣膜if1可以通過例如干法氧化法、濕法氧化法或issg(原位蒸汽生成)氧化法形成。

替換地，絕緣膜if1也可以通過例如cvd(化學氣相沉積)法形成。在這種情況下，絕緣膜if1由例如teos(正硅酸乙酯)膜或hto(高溫二氧化硅)膜制成。絕緣膜if1也可以通過上述任意氧化方法和cvd法的組合形成。在這種情況下，例如，首先通過氧化法形成具有6nm的膜厚度的絕緣膜，然后通過cvd法在其之上沉積具有10nm厚度的絕緣膜，以形成具有包括這些絕緣膜的多層結構的絕緣膜if1。

隨后，使用光刻技術和蝕刻方法，對絕緣膜if1圖案化，以暴露位于存儲器單元區域1a、第一較低擊穿電壓晶體管區域1b和第二較低擊穿電壓晶體管區域1d中的每一個中的半導體襯底sb的主表面。

隨后，在位于存儲器單元區域1a、第一較低擊穿電壓晶體管區域1b和第二較低擊穿電壓晶體管區域1d中的每一個中的半導體襯底sb的主表面之上，形成由例如二氧化硅膜制成的絕緣膜if2。絕緣膜if2用作在后續工藝步驟中形成的較低擊穿電壓晶體管和控制晶體管的相應的柵極電極。絕緣膜if2的厚度小于絕緣膜if1的厚度。絕緣膜if2通過例如熱氧化法形成。

然后，使用例如cvd法，在半導體襯底sb之上形成由多晶硅膜制成的多晶硅膜ps1，以覆蓋絕緣膜if1的上表面。也可以在其沉積期間形成非晶硅膜作為多晶硅膜ps1，然后通過隨后的熱處理將由非晶硅膜制成的多晶硅膜ps1改變為由多晶硅膜制成的多晶硅膜ps1。也可以通過在多晶硅膜ps1的沉積期間將雜質引入多晶硅膜ps1中、在多晶硅膜ps1沉積之后將雜質離子注入到多晶硅膜ps1中等，來將多晶硅膜ps1改變為低電阻半導體膜(摻雜的多晶硅膜)。作為要引入到多晶硅膜ps1中的n型雜質，例如可以適當地使用磷(p)。多晶硅膜ps1的膜厚度例如為約100nm。

然后，在多晶硅膜ps1之上，使用例如cvd法形成絕緣膜if3。絕緣膜if3是由例如氮化硅(sin)制成的帽絕緣膜。絕緣膜if3的膜厚度例如為不小于60nm。這里形成的絕緣膜if3具有例如80nm的厚度。

接下來，如圖3所示，使用光刻技術和蝕刻技術對存儲器單元區域1a中的包括絕緣膜if3、多晶硅膜ps1和絕緣膜if2的多層膜進行圖案化。結果，在存儲器單元區域1a中，形成由絕緣膜if2制成的柵極絕緣膜gi。此外，通過蝕刻步驟，在存儲器單元區域1a中形成由多晶硅膜ps1制成的控制柵極電極cg。每個控制柵極電極cg具有在平面圖中在預定方向上延伸的圖案。預定方向，即柵極寬度方向，對應于圖3中的深度方向。

上述圖案化步驟可以例如如下進行。也就是說，使用光刻技術和干法蝕刻方法處理存儲器單元區域1a中的絕緣膜if3、多晶硅膜ps1和絕緣膜if2。由此，形成控制柵極電極cg和柵極絕緣膜gi。注意，由于第一較低擊穿電壓晶體管區域1b、較高擊穿電壓晶體管區域1c和第二較低擊穿電壓晶體管區域1d被光致抗蝕劑膜(掩模圖案)覆蓋，所以這些區域中的多晶硅膜ps1和絕緣膜if3不被處理并保留。

替換地，也可以首先形成光致抗蝕劑膜，使用光致抗蝕劑膜作為掩模處理存儲器單元區域1a中的絕緣膜if3，然后去除光致抗蝕劑膜，并且隨后使用絕緣膜if3作為掩模來處理多晶硅膜ps1和絕緣膜if2。

接下來，如圖4所示，在半導體襯底sb的整個主表面之上，形成用于在稍后形成的存儲器單元中包括的存儲器晶體管的柵極絕緣膜的ono(氧化物-氮化物-氧化物)膜on。ono膜on覆蓋半導體襯底sb的上表面以及存儲器單元區域1a中各自包括柵極絕緣膜gi、絕緣膜if3和控制柵極電極cg的多層膜的側壁和上表面，同時覆蓋第一較低擊穿電壓晶體管區域1b、較高擊穿電壓晶體管區域1c和第二較低擊穿電壓晶體管區域id中包括絕緣膜if1和if2、多晶硅膜ps1和絕緣膜if3的多層膜的側壁和上表面。

ono膜on是具有內部電荷存儲部分的絕緣膜。具體地，ono膜on由多層膜制成，多層膜包括在半導體襯底sb之上形成的第一二氧化硅膜(底部氧化物膜)、在第一二氧化硅膜之上形成的氮化硅膜(電荷存儲膜)以及在氮化硅膜之上形成的第二二氧化硅膜(頂部氧化物膜)。在以下描述中使用的每個截面圖中，為了更好地說明，省略了ono膜on的多層結構的描繪。即，ono膜on具有包括上述三層的絕緣膜的多層結構，但是在以下描述中使用的附圖中，省略了包括在ono膜on中的膜之間的邊界的描繪，并且ono膜on示出為一個膜。

第一和第二二氧化硅膜可以使用例如氧化工藝(熱氧化工藝)、cvd法或它們的組合來形成。此時，對于氧化工藝，也可以使用issg氧化。氮化硅膜可以使用例如cvd法形成。

在實施例1中，形成氮化硅膜作為包括在每個存儲器單元中并具有陷阱能級的絕緣膜(電荷存儲層)。就可靠性等而言，氮化硅膜作為用作電荷存儲層的膜是適當的。然而，用作電荷存儲層的膜不限于氮化硅膜。例如，也可以使用具有比氮化硅膜的介電常數高的介電常數的高介電常數膜(高介電常數絕緣膜)作為電荷存儲層或電荷存儲部分，例如氧化鋁(氧化鋁)膜、氧化鉿膜或氧化鉭膜。

第一二氧化硅膜的厚度可以調節為例如約2至10nm。氮化硅膜的厚度可以調節為例如約5至15nm。第二二氧化硅膜的厚度可以調節為例如約2至10nm。

隨后，在半導體襯底sb的整個主表面之上，使用例如cvd法形成多晶多晶硅膜ps2，以覆蓋ono膜on的頂表面。結果，暴露在存儲器單元區域1a中的ono膜on的側壁和上表面被多晶硅膜ps2覆蓋。也就是說，多晶硅膜ps2隔著ono膜on形成在控制柵極電極cg的側壁之上。

多晶硅膜ps2的厚度例如為40nm。也可以在其沉積期間形成非晶硅膜作為多晶硅膜ps2，然后通過隨后的熱處理將由非晶硅膜制成的多晶硅膜ps2改變為由多晶硅膜制成的多晶硅膜ps2。在多晶硅膜ps2中，例如，以相對高的濃度引入p型雜質(例如，硼(b))。多晶硅膜ps2用于形成后述的存儲器柵極電極。

在特定膜的情況下，本文提到的膜厚度是指在垂直于特定膜下面的膜的頂表面的方向上的特定膜的厚度。在例如多晶硅膜ps2沿著沿著半導體襯底sb的主表面的表面(例如ono膜on的上表面)并在其之上形成的情況下，多晶硅膜ps2的膜厚度是指多晶硅膜ps2在垂直于半導體襯底sb的主表面的方向上的厚度。在多晶硅膜ps2的與垂直于半導體襯底sb的主表面的壁(例如ono膜on的側壁)接觸形成的部分的情況下，其膜厚度是指多晶硅膜ps2在垂直于側壁的方向上的厚度。

接下來，如圖5所示，使用各向異性蝕刻技術對多晶硅膜ps2進行回刻(蝕刻、干法蝕刻或各向異性蝕刻)，以暴露ono膜on的上表面。在回刻步驟中，多晶硅膜ps2被各向異性地蝕刻(回刻)以隔著ono膜on留在包括柵極絕緣膜gi、絕緣膜if3和控制柵極電極cg的多層膜中的每一個的兩個側壁之上的側壁間隔物形狀中。

因此，在存儲器單元區域1a中，隔著ono膜on形成在上述多層膜的兩個側壁之上的保留在側壁間隔物形狀中的多晶硅膜ps2制成的存儲器柵極電極mg。此外，通過上述回刻工藝，ono膜on的上表面在第一較低擊穿電壓晶體管區域1b、較高擊穿電壓晶體管區域1c和第二較低擊穿電壓晶體管區域1d中暴露。

隨后，使用光刻技術，在半導體襯底sb之上形成抗蝕劑膜(未示出)，以覆蓋與每個控制柵極電極cg的一個側壁相鄰的存儲器柵極電極mg，并且暴露與控制柵極電極cg的另一側壁相鄰的多晶硅膜ps2。然后，使用抗蝕劑膜作為蝕刻掩模，執行蝕刻以去除與存儲器柵極電極mg相對形成的相對于控制柵極電極cg插入其間的多晶硅膜ps2。然后，去除抗蝕劑膜。在蝕刻步驟中，被抗蝕劑膜覆蓋的存儲器柵極電極mg不被蝕刻并保留。在這里執行的蝕刻步驟中，隔著ono膜on與多晶硅膜ps1的側壁相鄰的側壁形狀的多晶硅膜ps2也被去除。

隨后，通過蝕刻去除未被存儲器柵極電極mg覆蓋的ono膜on的暴露部分。此時，在存儲器單元區域1a中，存儲器柵極電極mg正下方的ono膜on不被去除并保留。同樣，位于各自包括柵極絕緣膜gi、絕緣膜if3以及控制柵極電極cg的多層膜與存儲器柵極電極mg之間的ono膜on也未被去除并保留。由于從其它區域去除了ono膜on，因此在存儲器單元區域1a中，半導體襯底sb的上表面暴露，并且上述多層膜的上表面暴露。另一方面，在第一較低擊穿電壓晶體管區域1b、較高擊穿電壓晶體管區域1c和第二較低擊穿電壓晶體管區域1d中，絕緣膜if3的上表面暴露。此外，暴露控制柵極電極cg的與存儲器柵極電極mg不相鄰的側壁。

因此，在半導體襯底sb之上，隔著各自具有內部電荷存儲部分的ono膜on形成存儲器柵極電極mg，以便與控制柵極電極cg相鄰。

接下來，如圖6所示，在第一較低擊穿電壓晶體管區域1b、較高擊穿電壓晶體管區域1c和第二較低擊穿電壓晶體管區域1d中，使用光刻技術和蝕刻技術對絕緣膜if3、多晶硅膜ps1以及絕緣膜if1和if2進行圖案化。因此，在第一較低擊穿電壓晶體管區域1b中，形成由多晶硅膜ps1制成的多個偽柵極電極dg1。在較高擊穿電壓晶體管區域1c中，形成由多晶硅膜ps1制成的偽柵極電極dg2。在第二較低擊穿電壓晶體管區域1d中，形成由多晶硅膜ps1制成的偽柵極電極dg3。

在第一較低擊穿電壓晶體管區域1b中，多個偽柵極電極dg1形成為彼此靠近。也就是說，在第一較低擊穿電壓晶體管區域1b中，多個偽柵極電極dg1的圖案高度密集。相比之下，在第二較低擊穿電壓晶體管區域1d中，也可以形成多個偽柵極電極dg3，但是這些偽柵極電極dg3形成為彼此間隔較遠。也就是說，在第二較低擊穿電壓晶體管區域1d中，偽柵極電極dg3的圖案不那么密集。換句話說，相鄰偽柵極電極dg1之間的距離小于相鄰偽柵極電極dg3之間的距離。

第一和第二較低擊穿電壓晶體管區域1b和1d中的偽柵極電極dg1和dg3的相應的柵極長度小于較高擊穿電壓晶體管區域1c中的偽柵極電極dg2的柵極長度。

接下來，如圖7所示，在半導體襯底sb的主表面中形成源極/漏極區域sd對。源極/漏極區域sd中的每一個包括具有相對低的雜質濃度的延伸區域和具有比延伸區域的雜質濃度高的雜質濃度的擴散區域，并且具有ldd(輕摻雜漏極)結構。然而，在圖7和其后的用于描述的附圖中，在圖示中省略了延伸區域和擴散區域之間的區別。也就是說，在圖7和隨后的附圖中，延伸區域和擴散區域被共同示出為源極/漏極區域sd中的每一個。

在形成源極/漏極區域sd的步驟中，首先，使用離子注入法等形成多個延伸區域(n^-型半導體區域或雜質擴散區域)。也就是說，通過使用絕緣膜if3、存儲器柵極電極mg等作為掩模，使用離子注入法將諸如砷(as)或磷(p)的n型雜質引入到半導體襯底sb中以形成多個延伸區域。在形成延伸區域之前，也可以由例如氮化硅膜、二氧化硅膜或其多層膜形成覆蓋各自包括柵極絕緣膜gi、控制柵極電極cg、絕緣膜if3、ono膜on和存儲器柵極電極mg的圖案的相應的側壁或偽柵極電極dg1至dg3的相應的側壁的偏移間隔物。

存儲器單元區域1a、第一較低擊穿電壓晶體管區域1b、較高擊穿電壓晶體管區域1c和第二較低擊穿電壓晶體管區域1d中的相應的延伸區域可以通過相同的離子步驟形成，但也可以通過不同的離子注入步驟形成。注意，在形成延伸區域的步驟之前或之后，還可以使用絕緣膜if3作為掩模，例如將p型雜質(例如，硼(b))注入到第一較低擊穿電壓晶體管區域1b、較高擊穿電壓晶體管區域1c和第二較低擊穿電壓晶體管區域1d中的半導體襯底sb的主表面中，從而形成暈區(haloregion)。

延伸區域形成在比擴散區域更靠近偽柵極電極dg1至dg3的相應的中間點正下方的區域的位置處。暈區形成在比延伸區域更靠近偽柵極電極dg1至dg3的相應的中間點正下方的區域的位置處。通過形成暈區，可以提高后面形成的misfet的短溝道特性。

隨后，在存儲器單元區域1a中，形成側壁(未示出)，以覆蓋每個包括控制柵極電極cg和存儲器柵極電極mg的前述圖案的兩個側壁。此外，通過相同的步驟，形成側壁(未示出)以覆蓋各自包括絕緣膜if2、偽柵極電極dg1和絕緣膜if3的多層膜，包括絕緣膜if1、偽柵極電極dg2和絕緣膜if3的多層膜以及各自包括絕緣膜if2、偽柵極電極dg3和絕緣膜if3的多層膜的相應的兩個側壁。

可以通過以下方法自對準地形成側壁：使用cvd法等在半導體襯底sb之上依次形成例如二氧化硅膜和氮化硅膜，然后通過各向異性蝕刻去除二氧化硅膜和氮化硅膜中的每一個的一部分，以暴露半導體襯底sb和絕緣膜if3的相應的上表面。也就是說，可以認為形成了多層膜的每個側壁。

接著，使用離子注入法等，在存儲器單元區域1a、第一較低擊穿電壓晶體管區域1b、較高擊穿電壓晶體管區域1c和第二較低擊穿電壓晶體管區域1d中形成擴散區域(n⁺半導體區域、雜質擴散區域或擴散層)。也就是說，可以通過使用絕緣膜if3、存儲器柵極電極mg和側壁作為掩模(離子注入抑制掩模)，通過離子注入法將n型雜質(例如，砷(as)或磷(p))引入半導體襯底sb中，來形成擴散區域。擴散區域具有比延伸區域的雜質濃度更高的雜質濃度和比其更深的結深度。

在存儲器單元區域1a中，在半導體襯底sb的位于各自包括控制柵極電極cg和存儲器柵極電極mg的圖案旁邊的上表面中形成的延伸區域和擴散區域形成將稍后形成在存儲器單元區域1a中的控制晶體管和存儲器晶體管的相應的源極/漏極區域sd。另一方面，在第一和第二較低擊穿電壓晶體管區域1b和1d中，在半導體襯底sb的位于偽柵極電極dg1和dg3旁邊的上表面中形成的延伸區域和擴散區域形成稍后形成的較低擊穿電壓晶體管的源極/漏極區域。此外，在較高擊穿電壓晶體管區域1c中，在半導體襯底sb的位于偽柵極電極dg2旁邊的上表面中形成的延伸區域和擴散區域形成稍后形成的較高擊穿電壓晶體管的源極/漏極區域。

存儲器單元區域1a、第一較低擊穿電壓晶體管區域1b、較高擊穿電壓晶體管區域1c和第二較低擊穿電壓晶體管區域1d中的相應的擴散區域可以通過相同的離子注入步驟形成，但也可以通過不同的離子注入步驟形成。

在這里為了形成延伸區域和擴散區域而進行的離子注入中，為了防止作為注入種類的雜質離子注入到控制柵極電極cg和偽柵極電極dg1至dg3中，絕緣膜if3具有足夠的膜厚度是有必要的。這是因為當雜質注入到控制柵極電極cg中時，稍后形成的控制晶體管的特性可能變化，而當雜質注入到偽柵極電極dg1至dg3中時，可能難以在稍后使用圖15描述的步驟中去除偽柵極電極dg1至dg3。因此，絕緣膜if3需要具有例如不小于60nm的膜厚度。

隨后，執行用于激活引入源極和漏極半導體區域(延伸區域和擴散區域)等中的雜質的熱處理的激活退火。以這種方式，獲得圖7所示的結構。

接下來，如圖8所示，執行所謂的自對準硅化物(自對準硅化物)工藝以形成硅化物層。具體地，可以如下形成硅化物層。

也就是說，作為預處理，對半導體襯底sb的主表面進行化學干法蝕刻，以去除半導體襯底sb等之上的不需要的二氧化硅膜，并暴露半導體的頂表面。隨后，在包括擴散區域的相應的上表面的半導體襯底sb的整個主表面和存儲器柵極電極mg之上，形成(沉積)用于形成硅化物層的金屬膜。金屬膜的膜厚度例如為20至25nm。

金屬膜由例如鎳(ni)和鉑(pt)的合金膜制成，并且可以使用濺射法形成。在合金膜中添加到鎳中的材料不限于鉑，并且還可以是鋁(al)、碳(c)等。然而，由于鉑具有比鋁、碳等更高的耐熱性，因此可以適當地使用鉑用于合金膜。注意，金屬膜還可以包含鈷(co)而不是鎳。

隨后，對半導體襯底sb進行熱處理，以使源極/漏極區域sd和存儲器柵極電極mg的相應表面層部分與金屬膜反應。通過該反應，即硅化，在源極/漏極區域sd和存儲器柵極電極mg的相應的上部部分中形成硅化物層s1。然后，通過濕法蝕刻等去除即使進行上述熱處理也未反應的金屬膜。這樣形成的硅化物層s1例如由鎳鉑(nipt)硅化物制成。每個存儲器柵極電極mg具有被ono膜on覆蓋的一個側壁和被未示出的側壁覆蓋的另一個側壁。因此，覆蓋每個存儲器柵極電極mg的頂表面的硅化物層s1僅形成在存儲器柵極電極mg的上表面之上。

注意，由于每個控制柵極電極cg的上表面被作為帽絕緣膜的絕緣膜if3覆蓋，所以在控制柵極電極cg的上部部分中不形成硅化物層s1。同樣地，由于第一較低擊穿電壓晶體管區域1b、較高擊穿電壓晶體管區域1c和第二較低擊穿電壓晶體管區域1d中的每個偽柵極電極dg1至dg3的上部部分被作為帽絕緣膜的絕緣膜if3覆蓋，所以在每個偽柵極電極dg1至dg3的上部部分中不形成硅化物層s1。另一方面，每個側壁形狀的存儲器柵極電極mg的上部部分被暴露，使得在其暴露部分中形成硅化物層s1。然而，通過在隨后的工藝步驟中通過cmp法執行的拋光步驟，去除了與每個存儲器柵極電極mg的上表面接觸的硅化物層s1。

接下來，如圖9所示，在半導體襯底sb的整個主表面之上，依次形成絕緣膜(襯墊絕緣膜或蝕刻停止膜)if4和層間絕緣膜il1，以覆蓋控制柵極電極cg、存儲器柵極電極mg、硅化物層s1、絕緣膜if3、偽柵極電極dg1至dg3以及側壁。絕緣膜if4例如由氮化硅膜制成，并且可以通過例如cvd法形成。當在后續工藝步驟中形成接觸孔時，絕緣膜if4可以用作蝕刻停止膜。絕緣膜if4的膜厚度例如為20nm。

層間絕緣膜il1由例如單層二氧化硅膜制成，并且可以使用例如cvd法等形成。層間絕緣膜il1的膜厚度大于包括柵極絕緣膜gi、控制柵極電極cg和絕緣膜if3的多層膜的膜厚度。在層間絕緣膜il1下面的各種柵極電極等的形狀的影響下，層間絕緣膜il1的上表面具有粗糙度。

接下來，如圖10所示，使用cmp法拋光層間絕緣膜il1的上表面。在絕緣膜if3之上的絕緣膜if4的上表面暴露的時刻，停止拋光。也就是說，絕緣膜if3和if4從層間絕緣膜il1暴露。因此，絕緣膜if4和層間絕緣膜il1的相應的上表面在相同平面處被平坦化。

在該工藝步驟中，僅對形成層間絕緣膜il1的二氧化硅膜進行拋光。由于拋光速率不同的多種材料因此未被拋光，所以作為拋光的結果，層間絕緣膜il1的上表面具有沒有粗糙度的平坦表面。也就是說，層間絕緣膜il1的上表面和絕緣膜if4的暴露的上表面在同一平面處被平坦化。注意，本申請中提及的拋光速率是指由預定材料制成的膜每單位時間被拋光的量。

接下來，如圖11所示，執行干法蝕刻以去除控制柵極電極cg和偽柵極電極dg1至dg3之上的相應的絕緣膜if3和if4。結果，在去除了絕緣膜if3和if4的區域中，形成多個溝槽。溝槽的相應的側壁由層間絕緣膜il1的側壁制成。在每個溝槽的底部部分處，控制柵極電極cg和偽柵極電極dg1至dg3中的任一個的上表面被暴露。也就是說，在位于控制柵極電極cg和偽柵極電極dg1至dg3中的每一個的上表面上方的區域中，除了在每個存儲器柵極電極mg附近之外，僅形成由二氧化硅膜制成的層間絕緣膜il1。

在干法蝕刻步驟中，選擇性地去除絕緣膜if3和if4。也就是說，在對二氧化硅膜的選擇性高于對氮化硅膜的選擇性的條件下進行蝕刻。因此，通過蝕刻，在比二氧化硅膜短的時間內更顯著地去除氮化硅膜。換句話說，氮化硅膜的蝕刻速率高于這里的二氧化硅膜的蝕刻速率。因此，可以去除絕緣膜if3和if4，同時防止層間絕緣膜il1暴露。

注意，盡管未示出，但是在包括各個柵極電極和位于其之上的絕緣膜if3的多層膜的每一個的側壁與絕緣膜if4之間，形成了具有包括例如二氧化硅膜和氮化硅膜的多層結構的側壁。因此，可以認為，當執行上述干法蝕刻步驟時，作為側壁的一部分的二氧化硅膜留在例如控制柵極電極cg和與控制柵極電極cg相鄰的絕緣膜if4之間的區域之上。

接下來，如圖12所示，使用cmp法進行拋光以拋光層間絕緣膜il1的上表面。結果，層間絕緣膜il1的上表面的高度降低，但是位于比控制柵極電極cg以及偽柵極電極dg1至dg3的相應的上表面所在的位置高的位置。注意，在本申請中提到的位置的高度是指在與主表面垂直的方向上從半導體襯底sb的主表面起并且從主表面向上延伸的距離，即，與朝向半導體襯底sb的與其主表面相對的底表面的方向不同的方向。

也就是說，例如，從半導體襯底sb的主表面到每個控制柵極電極cg的上表面的距離大于從半導體襯底sb的主表面到層間絕緣膜il1的上表面的距離。與控制柵極電極cg和偽柵極電極dg1至dg3中的每一個的上表面的高度相比的層間絕緣膜il1的上表面的高度，在這里是指層間絕緣膜il1的上表面在最高位置處的高度。

在控制柵極電極cg和偽柵極電極dg1至dg3中的每一個的附近，層間絕緣膜il1的上表面處于等于或高于每個單獨柵極電極的上表面的位置的位置處。此外，層間絕緣膜il1的上表面隨著與控制柵極電極cg和偽柵極電極dg1至dg3中的每一個的距離而變高。因此，層間絕緣膜il1的上表面在多個柵極電極之間的中間點處最高。換句話說，層間絕緣膜il1的上表面在多個柵極電極之間具有向上突出的山狀形狀。當相鄰柵極電極之間的距離越大時，柵極電極之間的層間絕緣膜il1的上表面越高。因此，在柵極電極密集形成的區域中，層間絕緣膜il1的上表面的高度相對低。

通過這里進行的拋光，層間絕緣膜il1的上表面的高度降低的量(距離或尺寸)不大于包括絕緣膜if3和if4的多層膜在使用圖11描述的干法蝕刻步驟中去除的膜厚度(例如，100nm)。這允許形成如上所述的層間絕緣膜il1，層間絕緣膜il1具有向上突出到比控制柵極電極cg等的上表面的位置更高的位置的上表面。

在使用cmp法的拋光步驟中，對控制柵極電極cg和偽柵極電極dg1至dg3中的每一個的上表面的一部分進行拋光。因此，可以去除在使用圖11所述的干法蝕刻步驟中由于例如碳(c)等的注入其中而損壞的每個柵極電極的上表面。在該拋光步驟中，存儲器柵極電極mg中的每一個的上部部分和未示出的側壁也被去除。結果，側壁和存儲器柵極電極mg中的每一個的上表面被平坦化為與控制柵極電極cg和偽柵極電極dg1至dg3中的每一個的上表面具有相同的高度。

此外，通過該步驟，每個存儲器柵極電極mg之上的硅化物層s1與存儲器柵極電極mg的上部部分的一部分一起被去除。也就是說，硅化物層s1不留在每個存儲器柵極電極mg的上表面之上。注意，在拋光之后，層間絕緣膜il1的上表面的位置高于每個存儲器柵極電極mg的上表面的位置。

通過控制柵極電極cg和存儲器柵極電極mg的成形，在存儲器單元區域1a中形成分裂柵極monos存儲器中的存儲器單元mc，每個存儲器單元mc包括控制柵極電極cg、ono膜on、存儲器柵極電極mg和源極/漏極區域sd。作為monos非易失性存儲元件的存儲器單元mc中的每一個包括控制晶體管和存儲器晶體管。

也就是說，在存儲器單元區域1a中，控制柵極電極cg中的每一個和在半導體襯底sb的位于控制柵極電極cg旁邊的上表面中形成的一對源極/漏極區域sd形成了控制晶體管。另一方面，在存儲器單元區域1a中，存儲器柵極電極mg中的每一個和在半導體襯底sb的位于存儲器柵極電極mg旁邊的上表面中形成的一對源極/漏極區域sd形成了存儲器晶體管。此外，存儲器柵極電極mg下方的ono膜on形成存儲器晶體管的柵極絕緣膜。因此，控制晶體管和存儲器晶體管共享一對源極/漏極區域sd。

由于控制晶體管是存儲器單元選擇晶體管，所以控制晶體管也可以被認為是選擇晶體管。因此，控制柵極電極cg也可以被認為是選擇柵極電極。存儲器晶體管是存儲晶體管。

接下來，如圖13所示，在層間絕緣膜il1之上，使用例如cvd法形成硬掩模if5。硬掩模if5覆蓋控制柵極電極cg、存儲器柵極電極和偽柵極電極dg1至dg3的相應的上表面。硬掩模if5例如由氮化鈦(tin)膜制成。

接下來，如圖14所示，使用光刻技術和蝕刻方法，從第一較低擊穿電壓晶體管區域1b、較高擊穿電壓晶體管區域1c和第二較低擊穿電壓晶體管區域1d去除硬掩模if5。結果，硬掩模if5留在存儲器單元區域1a中。也就是說，硬掩模if5覆蓋控制柵極電極cg和存儲器柵極電極mg的相應的上表面，并暴露偽柵極電極dg1至dg3的上表面。

接下來，如圖15所示，使用硬掩模if5和層間絕緣膜il1作為保護膜來執行濕法蝕刻，以去除偽柵極電極dg1至dg3。這暴露了通過去除偽柵極電極dg1和dg3形成的溝槽(凹進部分或凹陷部分)的底部部分處的絕緣膜if2。另一方面，在通過去除偽柵極電極dg2形成的溝槽(凹進部分或凹陷部分)的底部部分處，絕緣膜if1被暴露。這些溝槽是去除了偽柵極電極dg1至dg3的區域。溝槽的兩個側壁由未示出的側壁形成。此處去除偽柵極電極dg1至dg3以用稍后形成的金屬柵極電極替換。

為了暴露絕緣膜if1和if2的相應的上表面并且防止半導體襯底sb的主表面被暴露，在濕法蝕刻中，執行對二氧化硅具有更高選擇性的蝕刻。在濕法蝕刻中，使用堿性水溶液作為蝕刻溶液。也就是說，例如使用氨水(nh4oh)作為蝕刻溶液。

當去除偽柵極電極dg1至dg3時，也可以考慮使用干法蝕刻而不是濕法蝕刻。然而，實施例1使用所謂的高k后制造方法，其在去除偽柵極電極dg1至dg3之后形成稍后描述的高k膜等。因此，當去除偽柵極電極dg1至dg3時，暴露出由二氧化硅膜制成的絕緣膜if1和if2。在干法蝕刻法中，與濕法蝕刻法相比，更難以進行對二氧化硅膜具有高選擇性的蝕刻。因此，考慮到留下絕緣膜if1和if2并防止半導體襯底sb被損壞，通過干法蝕刻步驟去除偽柵極電極dg1至dg3是不合適的。

接下來，如圖16所示，在半導體襯底sb之上，即在包括上述溝槽的內表面(底表面和側壁)的層間絕緣膜il1之上，形成絕緣膜hk和作為用于柵極電極的導電膜的金屬膜mf1和mf2以完全填充上述溝槽。

在形成絕緣膜hk以及金屬膜mf1和mf2的步驟中，上述溝槽內部完全被填充。絕緣膜hk以及金屬膜mf1和mf2也形成在層間絕緣膜il1之上。

絕緣膜hk用于柵極絕緣膜。具體地，絕緣膜hk形成稍后形成在第一較低擊穿電壓晶體管區域1b、較高擊穿電壓晶體管區域1c和第二較低擊穿電壓晶體管區域1d中的misfet的柵極絕緣膜。絕緣膜hk是具有比二氧化硅和氮化硅中任一者的介電常數(相對介電常數)高的介電常數的絕緣材料膜，即所謂的高k膜(高介電常數膜)。

可以使用諸如氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化鉭膜或氧化鑭膜的金屬氧化物膜作為絕緣膜hk。這種金屬氧化物膜也可以含有氮(n)和硅(si)中的一種或兩種。絕緣膜hk可以通過例如ald(原子層沉積)法等形成。絕緣膜hk的膜厚度例如為1.5nm。當使用高介電常數膜(其在此是絕緣膜hk)作為柵極絕緣膜時，與使用二氧化硅膜的情況相比，可以增加柵極絕緣膜的物理膜厚度。這允許能夠獲得減少的泄漏電流的優點。

金屬膜mf1由例如氮化鈦(tin)膜制成，并且可以通過例如濺射法形成。可以使用例如鋁(al)膜等作為金屬膜mf2。這里所說的金屬膜是指表現出金屬導電的導電膜，不僅包括單元素金屬膜(純金屬膜)和合金膜，還包括顯示金屬導電的金屬化合物膜。在絕緣膜hk和金屬膜mf1之間，還可以形成由例如氮化鉭(tan)制成的金屬膜。

金屬膜mf1和mf2稍后用作金屬柵極電極。為了降低金屬柵極電極的電阻，優選將由鋁膜制成的金屬膜mf2形成得比金屬膜mf1厚。由于鋁膜具有低電阻，因此可以減小稍后形成的柵極電極g1至g3的相應的電阻。使用pvd(物理氣相沉積)法，即濺射法形成金屬膜mf2。

包括堆疊在其中的絕緣膜hk以及金屬膜mf1和mf2的多層膜的底表面的位置隨著與前述溝槽的距離而增加。這是因為層間絕緣膜il1的上表面具有向上突出的形狀。也就是說，在通過去除偽柵極電極dg1至dg3形成的前述多個溝槽之間，多層膜的底表面位于比溝槽的側壁的位置高的位置處。

接下來，如圖17所示，通過使用例如cmp法進行拋光，去除位于上述溝槽外部的不需要的絕緣膜hk、不需要的金屬膜mf1和mf2、不需要的硬掩模if5等，以暴露層間絕緣膜il1的上表面，并且留下埋入每個上述溝槽中的絕緣膜hk以及金屬膜mf1和mf2。因此，控制柵極電極cg和存儲器柵極電極mg從金屬膜mf1和mf2以及硬掩模if5暴露。由于在對二氧化硅膜的選擇性高的拋光條件下進行拋光，所以即使在拋光之后，層間絕緣膜il1保持其上表面從控制柵極電極cg以及金屬膜mf1和mf2的相應上表面向上突出的狀態。

在層間絕緣膜il1的上表面具有突出形狀的情況下，絕緣膜hk以及金屬膜mf1和mf2被如圖16所示地沉積。然后，利用具有突出形狀的層間絕緣膜il1的上表面，通過拋光法去除絕緣膜hk以及金屬膜mf1和mf2。結果，在層間絕緣膜il1的上表面之上，沒有留下絕緣膜hk以及金屬膜mf1和mf2。

通過進行拋光，在第一較低擊穿電壓晶體管區域1b中形成作為金屬柵極電極的柵極電極g1，每個柵極電極g1包括埋入溝槽中在絕緣膜if2之上的金屬膜mf1和mf2。第一較低擊穿電壓晶體管區域1b中的絕緣膜if2和hk形成柵極絕緣膜。因此，在第一較低擊穿電壓晶體管區域1b中，形成misfetq1。每個較低擊穿電壓misfetq1具有柵極電極g1和位于柵極電極g1旁邊的源極/漏極區域。misfetq1是形成例如用于存儲器單元mc的外圍電路的場效應晶體管。

此外，通過進行拋光，在較高擊穿電壓晶體管區1c中形成作為金屬柵極電極的柵極電極g2，柵極電極g2包括埋入溝槽中在絕緣膜if1之上的金屬膜mf1和mf2。在較高擊穿電壓晶體管區域1c中的絕緣膜if1和hk形成柵極絕緣膜。因此，在較高擊穿電壓晶體管區域1c中，形成misfetq2。較高擊穿電壓misfetq2具有柵極電極g2和柵極電極g2旁邊的源極/漏極區域。misfetq2是形成例如用于存儲器單元mc的外圍電路的場效應晶體管。

此外，通過進行拋光，在第二較低擊穿電壓晶體管區域1d中形成作為金屬柵極電極的柵極電極g3，每個柵極電極g3包括埋入溝槽中在絕緣膜if2之上的金屬膜mf1和mf2。第二較低擊穿電壓晶體管區域1d中的絕緣膜if2和hk形成柵極絕緣膜。因此，在第二較低擊穿電壓晶體管區域1d中，形成misfetq3。每個較低擊穿電壓misfetq3具有柵極電極g3和位于柵極電極g3旁邊的源極/漏極區域。misfetq3是形成例如用于存儲器單元mc的外圍電路的場效應晶體管。

作為較高擊穿電壓晶體管的misfetq2用于驅動存儲器單元mc或者在作為半導體裝置的半導體芯片和半導體芯片的外部之間輸入/輸出電力的電路中。也就是說，以比驅動misfetq1和q3的電壓高的電壓驅動misfetq2。因此，misfetq2需要具有比在邏輯電路等中使用misfetq1和q3等所需的擊穿電壓更高的擊穿電壓并且需要高速操作。因此，misfetq2的柵極絕緣膜的厚度大于misfetq1和q3的相應的柵極絕緣膜的厚度。此外，柵極電極g2的柵極長度大于柵極電極g1和g3的柵極長度。

包括位于其下方并具有約2nm的膜厚度的絕緣膜hk的柵極電極g1至g3中的每一個具有約60nm的厚度。因此，為了形成各自具有這種厚度的金屬柵極電極，用作偽柵極電極等的多晶硅膜ps1(參見圖2)形成為具有不小于60nm的膜厚度。

在第一較低擊穿電壓晶體管區域1b中，密集地形成misfetq1?？赡艿氖?，彼此相鄰的misfetq1共享源極區域或漏極區域。在第二較低擊穿電壓晶體管區域1d中，稀疏地形成misfetq3?？赡艿氖?，misfetq3不與另一元件共享源極/漏極區域sd。因此，柵極電極g1被密集地形成，但是在柵極電極g3的附近，沒有另一個柵極電極等的圖案。也就是說，相鄰柵極電極g1之間的距離小于相鄰柵極電極g3之間的距離。

在實施例1中，去除偽柵極電極dg1至dg3(參見圖18)以用金屬柵極電極替換。因此，偽柵極電極dg1至dg3是虛設柵極電極，并且可以被認為是待替換的柵極電極。

因此，在實施例1中，使用以下這樣的方法形成misfetq1至q3，其中在半導體襯底sb之上形成偽柵極電極dg并在半導體襯底sb中形成源極/漏極區域之后，偽柵極電極被金屬柵極電極替換，即后柵工藝。此外，在實施例1中，由于柵極電極g1由金屬柵極電極制成，所以可以減小晶體管元件的尺寸(柵極絕緣膜可以變薄)。

接下來，如使用圖18和19所述的那樣執行自對準硅化物工藝，以在由多晶硅膜制成的各個電極之上形成相應的硅化物層。具體地，可以如下形成硅化物層。

也就是說，如圖18所示，使用例如cvd法、光刻技術和蝕刻方法形成覆蓋第一較低擊穿電壓晶體管區域1b、較高擊穿電壓晶體管區域1c和第二較低擊穿電壓晶體管區域1d的絕緣膜if6的圖案。絕緣膜if6不覆蓋存儲器單元區域1a中的控制柵極電極cg和存儲器柵極電極mg的相應的上表面，而覆蓋柵極電極g1至g3。絕緣膜if6由例如二氧化硅膜等制成。

當形成絕緣膜if6的圖案時，通過例如cvd法在層間絕緣膜il1之上形成絕緣膜if6，然后使用由抗蝕劑圖案制成的掩模(未示出)使用干法蝕刻法蝕刻絕緣膜if6，然后使用氫氟酸(hf)進行濕法蝕刻來進行處理。這暴露了存儲器單元區域1a中的層間絕緣膜il1、ono膜on、控制柵極電極cg、存儲器柵極電極mg的相應的上表面和側壁(未示出)。

接下來，如圖19所示，在包括控制柵極電極cg和存儲器柵極電極mg的相應的上表面的半導體襯底sb的整個主表面之上，形成(沉積)用于形成硅化物層的金屬膜(未示出)。金屬膜的膜厚度例如為20至25nm。

金屬膜由例如鎳(ni)和鉑(pt)的合金膜制成，并且可以使用濺射法形成。這里形成的金屬膜是含有鎳的合金膜。在合金膜中添加到鎳中的材料不限于鉑，并且還可以是鋁(al)、碳(c)等。然而，由于鉑具有比鋁、碳等更高的耐熱性，因此可以在合金膜中適當地使用鉑。注意，金屬膜的5％由鉑(pt)制成，并且金屬膜也可以包含鈷(co)而不是鎳。金屬膜可以通過例如濺射法形成。

隨后，對半導體襯底sb進行熱處理，使得控制柵極電極cg和存儲器柵極電極mg的相應的表面層部分與金屬膜反應。通過該硅化，在控制柵極電極cg和存儲器柵極電極mg的相應的上部部分中，形成硅化物層s2。由此形成的硅化物層s2由例如鎳鉑(nipt)硅化物制成。通過在熱處理之后進行的濕法蝕刻等，去除即使進行上述熱處理也未反應的金屬膜。此時，由于由金屬膜制成的柵極電極g1至g3由絕緣膜if6保護，所以沒有去除柵極電極g1至g3。

接下來，如圖20所示，使用例如cvd法形成層間絕緣膜il2以覆蓋包括存儲器單元區域1a、第一較低擊穿電壓晶體管區域1b、較高擊穿電壓晶體管區域1c和第二較低擊穿電壓晶體管區域1d的半導體襯底sb的整個上表面。層間絕緣膜il2由例如二氧化硅膜制成，并且覆蓋控制柵極電極cg、存儲器柵極電極mg、柵極電極g1至g3和層間絕緣膜il1的相應的上表面。由于層間絕緣膜il2在此處形成在向上突出的層間絕緣膜il1之上，所以層間絕緣膜il2的上表面不是平坦的，而是具有粗糙度。

接下來，如圖21所示，使用例如cmp法，層間絕緣膜il2的上表面被拋光以被平坦化。

接下來，如圖22所示，使用光刻技術，使用形成在層間絕緣膜il2之上的抗蝕劑膜(未示出)作為蝕刻掩模，層間絕緣膜il2和il1以及絕緣膜if6和if4被干法蝕刻。因此，多個接觸孔(開口或通孔)ch形成為延伸穿過層間絕緣膜il2，同時多個接觸孔ch形成為延伸穿過層間絕緣膜il1和il2以及絕緣膜if4。注意，第一較低擊穿電壓晶體管區域1b、較高擊穿電壓晶體管區域1c和第二較低擊穿電壓晶體管區域1d中的接觸孔ch延伸穿過絕緣膜if6。

在接觸孔ch的相應的底部部分處，半導體襯底sb的主表面的部分，例如在擴散區域的頂表面之上的硅化物層s1的部分、在控制柵極電極cg的頂表面之上的硅化物層s2的部分、在存儲器柵極電極mg的頂表面之上的硅化物層s2的部分以及柵極電極g1至g3的部分被暴露。注意，各個柵極電極之上的接觸孔ch形成在圖22中未示出的區域中。

接下來，如圖23所示，在各個接觸孔ch中，形成由鎢(w)等制成的相應的導電接觸插塞(耦接部分)cp作為耦接導體。在形成接觸插塞cp的步驟中，首先，在包括接觸孔ch的內部部分的層間絕緣膜il2之上，形成阻擋導體膜(例如，鈦膜、氮化鈦膜或其多層膜)。然后，在阻擋導體膜之上形成由鎢膜等制成的主導體膜，以便完全填充每個接觸孔ch。然后，可以通過cmp法、回刻法等去除位于接觸孔ch外部的不需要的主導體膜和不需要的阻擋導體膜來形成接觸插塞cp。注意，為了簡化說明，在圖23中，整體地示出了包括在每個接觸插塞cp中的阻擋導體膜和主導體膜(鎢膜)。

埋入在接觸孔ch中的接觸插塞cp形成為耦接到擴散區域、控制柵極電極cg、存儲器柵極電極mg和柵極電極g1至g3的相應的上部部分。也就是說，接觸插塞cp經由硅化物層s1耦接到存儲器單元mc和misfetq1的擴散區域的相應的上表面。接觸插塞cp經由硅化物層s2耦接到控制柵極電極cg和存儲器柵極電極mg的相應的上表面。

設置硅化物層s1和s2的目的之一是減小接觸插塞cp與由半導體制成的擴散區域、控制柵極電極cg和存儲器柵極電極mg之間的接觸電阻。因此，在作為金屬柵極電極的柵極電極g1至g3與接觸插塞cp之間，不設置硅化物層。

接下來，如圖24所示，在層間絕緣膜il2之上，使用例如cvd法形成(沉積)層間絕緣膜il3。層間絕緣膜il3由例如二氧化硅膜制成。隨后，使用光刻技術和干法蝕刻方法，處理層間絕緣膜il3。因此，層間絕緣膜il3被開口以形成暴露接觸插塞cp的上表面的多個溝槽(布線溝槽)。

隨后，使用濺射法，在層間絕緣膜il2和il3以及接觸插塞cp之上依次形成阻擋導體膜和主導體膜。阻擋導體膜bm由例如鉭(ta)、氮化鉭(tan)等制成，并且可以通過例如濺射法形成。主導體膜由例如銅(cu)制成，并且通過利用濺射法等在阻擋導體膜之上沉積由銅(cu)制成的種子膜并隨后在種子膜之上通過鍍敷法形成厚的銅(cu)膜來形成。

隨后，使用cmp法等去除層間絕緣膜il3之上的不需要的阻擋導體膜和不需要的主導體膜，以暴露層間絕緣膜il3的上表面。因此，形成布線m1，布線m1各自包括埋入在層間絕緣膜il3的多個溝槽(布線溝槽)中的每一個中的阻擋導體膜和主導體膜。布線m1和層間絕緣膜il3形成第一布線層。阻擋導體膜具有防止形成埋入在層間絕緣膜il3的溝槽中以形成布線的布線的銅擴散到布線m1周圍的絕緣膜(諸如層間絕緣膜il3)中的功能。

多個第一層布線m1電耦接到接觸插塞cp的相應的上表面。因此，一些布線m1經由接觸插塞cp和硅化物層s1電耦接到源極/漏極區域sd。其它布線m1經由接觸插塞cp和硅化物層s2電耦接到控制柵極電極cg或存儲器柵極電極mg。其它的布線m1經由接觸插塞cp電耦接到柵極電極g1至g3。

然后，在第一布線層之上，依次形成第二布線層、第三布線層等，以形成多個布線層。然后，通過切割步驟分割半導體晶片以提供多個半導體芯片。以這種方式，制造實施例1中的每個半導體裝置。

在實施例1的半導體裝置中，埋入在彼此相鄰的柵極電極g1、g2和g3之間的空間中的層間絕緣膜il1中的每一個的上表面的位置高于控制柵極電極cg、存儲器柵極電極mg和柵極電極g1和g2以及g3中的每一個的上表面的位置。換句話說，埋入在彼此相鄰的柵極電極g1、g2和g3之間的空間中的每個層間絕緣膜il1的上表面的位置高于在控制柵極電極cg、存儲器柵極電極mg和柵極電極g1和g2以及g3正上方(直上)的層間絕緣膜il2的底表面的位置。

<關于非易失性存儲器中的操作>

接下來，將參考圖25給出對非易失性存儲器中的操作的示例的描述。

實施例1中的每個存儲器單元具有misfet結構，使用misfet的柵極電極中的捕獲絕緣膜中的電荷存儲狀態作為存儲的信息，并且讀取存儲的信息作為晶體管的閾值。捕獲絕緣膜是指能夠在其中存儲電荷的絕緣膜，其示例包括ono膜on(參見圖24)中包括的氮化硅膜。通過將電荷注入這樣的電荷存儲區域中/從這樣的電荷存儲區域中釋放，misfet的閾值被移位，以允許misfet作為存儲元件操作。使用捕獲絕緣膜的非易失性半導體存儲裝置的示例包括分裂柵極monos存儲器，諸如實施例1中的存儲器單元。

圖25是示出在實施例1中的“寫入”、“擦除”和“讀取”操作期間將電壓施加到所選擇的存儲器單元的各個部分的條件下的示例的表格。在圖25的表格中，示出了在“寫入”、“擦除”和“讀取”操作中的每一個期間，施加到如圖24所示的每個存儲器單元mc的存儲器柵極電極mg的電壓vmg，施加到其源極區域的電壓vs，施加到其控制柵極電極cg的電壓vcg，施加到其漏極區域的電壓vd和施加到其在半導體襯底的上表面中的p型阱的基極電壓vb。這里提到的所選擇的存儲器單元是指被選擇為要對其執行“寫入”、“擦除”或“讀取”操作的目標的存儲器單元。

注意，在圖24所示的非易失性存儲器的示例中，源極區域形成為更靠近存儲器柵極電極mg，而漏極區域形成為更靠近控制柵極電極cg。此外，在圖25的表格中所示的是施加電壓的條件的優選示例。電壓施加的條件不限于此，并且可以根據需要進行各種改變。在實施例1中，將電子注入到作為存儲器晶體管的ono膜on的內部電荷存儲部分的氮化硅膜中被定義為“寫入”操作，并且將空穴(正空穴)注入到氮化硅膜中被定義為“擦除”操作。

注意，在圖25的表格中，行a對應于使用ssi方法作為寫入方法并使用btbt方法作為擦除方法的情況。行b對應于使用ssi方法作為寫入方法并使用fn方法作為擦除方法的情況。行c對應于使用fn方法作為寫入方法并使用btbt方法作為擦除方法的情況。行d對應于使用fn方法作為寫入方法和擦除方法中的每一個的情況。

ssi方法可以被認為是將熱電子注入到氮化硅膜中以對存儲器單元執行寫入操作的操作方法。btbt方法可以被認為是將熱空穴注入到氮化硅膜中以對存儲器單元執行擦除操作的操作方法。fn方法可以被認為是使用電子或空穴的隧穿來執行寫入操作或擦除操作的操作方法。換句話說，根據fn方法的寫入操作可以被認為是使用fn隧穿效應將電子注入到氮化硅膜中以對存儲器單元執行寫入操作的操作方法，以及根據fn方法的擦除方法可以被認為是使用fn隧穿效應將空穴注入到氮化硅膜中以對存儲器單元執行擦除操作的操作方法。下面將給出具體的描述。

寫入方法被細分為稱為ssi(源極側注入)方法的寫入方法(熱電子注入寫入方法)，其通過根據源極側注入執行熱電子注入來執行寫入操作；以及稱為fn(fowlernordheim)方法的寫入方法(隧穿寫入方法)，其使用fn隧穿效應來執行寫入操作。

通過以下方式執行根據ssi方法的寫入操作：將例如如圖25的表格的行a或b中的“寫入操作電壓”所示的電壓(vmg＝10v、vs＝5v、vcg＝1v、vd＝0.5v和vb＝0v)施加到要執行寫入操作的所選擇的存儲器單元的各個部分，并將電子注入到所選擇的存儲器單元的ono膜on中的氮化硅膜中。

此時，在兩個柵極電極(存儲器柵極電極mg和控制柵極電極cg)之間的空間下方的溝道區域(源極區域和漏極區域之間)中產生熱電子，并且將其注入到存儲器柵極電極mg下方的ono膜on的作為內部電荷存儲部分的氮化硅膜中。注入的熱電子(電子)被ono膜on中的氮化硅膜中的陷阱能級捕獲，導致存儲器晶體管的閾值電壓增加。也就是說，存儲器晶體管進入寫入狀態。

通過以下方式執行根據fn方法的寫入操作：將例如如圖25的表格的行c或d中的“寫入操作電壓”所示的電壓(vmg＝-12v、vs＝0v、vcg＝0v、vd＝0v和vb＝0v)施加到要執行寫入操作的所選擇的存儲器單元的各個部分，并使得電子從所選擇的存儲器單元的存儲器柵極電極mg隧穿，并使電子注入到ono膜on中的氮化硅膜中。此時，來自存儲器柵極電極mg的電子通過fn隧穿效應(在fn隧穿效應下)隧穿穿過形成ono膜on的上表面的二氧化硅膜(頂部氧化物膜)，以被注入ono膜on中并被ono膜on中的氮化硅膜中的陷阱能級捕獲，導致存儲器晶體管的閾值電壓增加。也就是說，存儲器晶體管進入寫入狀態。

注意，也可以通過使來自半導體襯底sb的電子隧穿并將其注入ono膜on中的氮化硅膜來執行根據fn方法的寫入操作。在這種情況下，寫入操作電壓可以是例如通過反轉圖25的表格中的行c或d中的“寫入操作電壓”的正/負號而獲得的電壓。

擦除方法被細分為稱為btbt(帶間隧穿現象)方法的擦除方法(熱空穴注入擦除方法)，其通過使用btbt的熱空穴注入來執行擦除操作，以及稱為fn(fowlernordheim)方法的擦除方法(隧穿擦除方法)，其使用fn隧穿效應來執行擦除操作。

通過將由btbt產生的空穴(正空穴)注入到電荷存儲部分(ono膜on中的氮化硅膜)來執行根據btbt方法的擦除操作。例如，如圖25的表格中的行a或c中的“擦除操作電壓”所示的電壓(vmg＝-6v、vs＝6v、vcg＝0v、vd＝斷開和vb＝0v)被施加到要執行擦除操作的所選擇的存儲器單元的各個部分。因此，使用btbt現象產生空穴，并且空穴經歷電場加速以注入到所選擇的存儲器單元的ono膜on中的氮化硅膜中，從而降低存儲器晶體管的閾值電壓。也就是說，存儲器晶體管進入擦除狀態。

通過以下方式執行根據fn方法的擦除操作：將例如如圖25的表格的行b或d中的“擦除操作電壓”所示的電壓(vmg＝12v、vs＝0v、vcg＝0v、vd＝0v和vb＝0v)施加到要執行擦除操作的所選擇的存儲器單元的各個部分，并使得空穴從所選擇的存儲器單元的存儲器柵極電極mg隧穿，并使空穴注入到ono膜on中的氮化硅膜中。此時，來自存儲器柵極電極mg的空穴通過fn隧穿效應(在fn隧穿效應下)隧穿穿過二氧化硅膜(頂部氧化物膜)，以被注入ono膜on中并被ono膜on中的氮化硅膜中的陷阱能級捕獲，導致存儲器晶體管的閾值電壓降低。也就是說，存儲器晶體管進入擦除狀態。

注意，根據fn方法的擦除操作也可以通過使空穴從半導體襯底sb隧穿并注入ono膜on中的氮化硅膜來進行。在這種情況下，擦除操作電壓可以是例如通過反轉圖25的表格中的行b或d中的“擦除操作電壓”的正/負號而獲得的電壓。

在讀取操作期間，例如，如圖25的表格中的行a、b、c或d中的“讀取操作電壓”所示的電壓被施加到要對其執行讀取操作的所選擇的存儲器單元的各個部分。通過將在讀取操作期間要施加到存儲器柵極電極mg的電壓vmg設置為處于寫入狀態的存儲器晶體管的閾值電壓和處于擦除狀態的存儲器晶體管的閾值電壓之間的值，可以確定寫入狀態或擦除狀態。

<關于實施例1的效果>

下面將使用圖32至35所示的比較例來描述實施例1中的制造方法和半導體裝置的效果。圖32至35是示出比較例中的半導體裝置的制造工藝的截面圖。以與圖1至24相同的方式，在圖32至35中，以從左到右的方向的順序示出了存儲器單元區域1a、第一較低擊穿電壓晶體管區域1b、較高擊穿電壓晶體管區域1c和第二較低擊穿電壓晶體管區域1d。

在具有misfet的半導體裝置中，通過制作金屬柵極電極的misfet的柵極電極，可以減小柵極電極的電阻。然而，在形成金屬柵極電極之后形成源極/漏極區域的情況下，當執行用于擴散源極/漏極區域中的雜質的熱處理時，金屬柵極電極被損壞，并且misfet不再正常工作。相比之下，當在存儲器單元區域的外圍電路區域中形成由半導體膜制成的偽柵極電極時，在其中形成源極/漏極區域sd并經受熱處理，然后用金屬柵極電極替換偽柵極電極，因此可以在不會由于熱處理而損壞的情況下形成金屬柵極電極。也就是說，在形成金屬柵極電極的情況下，期望使用后柵工藝。

可以認為，在后柵工藝中，以下面在比較例中描述的方式用金屬柵極電極替換偽柵極電極。在比較例的半導體裝置的制造工藝中，首先，執行使用圖1至10描述的工藝步驟。也就是說，在形成控制柵極電極cg和偽柵極電極dg1至dg3之后，在其之上形成由氮化硅膜制成的絕緣膜if3。然后，形成絕緣膜if4和層間絕緣膜il1以覆蓋各個柵極電極和絕緣膜if3。然后，對層間絕緣膜il1的上表面進行拋光，以使由氮化硅膜制成的絕緣膜if3和if4從層間絕緣膜il1暴露。

接下來，如圖32所示，使用cmp法對層間絕緣膜il1以及絕緣膜if4和if3的相應的上表面進行拋光，以暴露控制柵極電極cg、存儲器柵極電極mg和偽柵極電極dg1至dg3的相應的上表面。在拋光步驟中，同時拋光由二氧化硅膜制成的層間絕緣膜il1和由氮化硅膜制成的絕緣膜if3和if4。在對硅膜的選擇性高的條件下進行拋光。

然而，在使用cmp法的拋光中，難以以相同的拋光速率拋光氮化硅膜和二氧化硅膜。與氮化硅膜相比，二氧化硅膜在更短的時間內被更顯著地拋光。因此，在通過去除絕緣膜if3來暴露控制柵極電極cg、存儲器柵極電極mg和偽柵極電極dg1至dg3的相應的上表面時，由二氧化硅膜制成的層間絕緣膜il1的上表面被顯著拋光。

結果，層間絕緣膜il1的上表面具有從絕緣膜if4、控制柵極電極cg、存儲器柵極電極mg以及偽柵極電極dg1至dg3的相應的上表面朝向半導體襯底sb的主表面凹陷的形狀。也就是說，出現了拋光表面未被平坦化而具有粗糙度的所謂凹坑的問題。

此外，由于氮化硅膜比二氧化硅膜更不容易被拋光，所以氮化硅膜可以保留在具有大寬度的圖案之上。例如，如圖32中的較高擊穿電壓晶體管區域1c所示，稍后用寬度大的金屬柵極電極替換的偽柵極電極dg2具有大的柵極長度。因此，可以認為，在偽柵極電極dg2之上，絕緣膜if3的一部分未被拋光并保留。

在稀疏地形成偽柵極電極dg3的第二較低擊穿電壓晶體管區域1d中，不密集地形成各自包括多晶硅膜的偽柵極電極dg3和覆蓋偽柵極電極dg3的絕緣膜if4，層間絕緣膜il1形成為占據大面積。因此，在上述拋光步驟中，在第二較低擊穿電壓晶體管區域1d中，不僅層間絕緣膜il1的相應的上表面，而且偽柵極電極dg3和絕緣膜if4以及覆蓋其側壁的側壁(未示出)被顯著拋光。結果，包括偽柵極電極dg3和層間絕緣膜il1的第二較低擊穿電壓晶體管區域1d的整個上表面相對較低。也就是說，每個偽柵極電極dg3的上表面的高度低于控制柵極電極cg以及偽柵極電極dg1和dg3的相應的上表面的高度。

接下來，如圖33所示，執行與使用圖13至15描述的工藝步驟相同的工藝步驟，以用硬掩模if5覆蓋存儲器單元區域1a，然后通過濕法蝕刻方法去除偽柵極電極dg1至dg3。這里可以認為，通過去除偽柵極電極dg2，保留在較高擊穿電壓晶體管區域1c中的偽柵極電極dg2之上的絕緣膜if3被剝離。然而，由于在對氮化硅膜的選擇性高的條件下執行濕法蝕刻，所以已經剝離的絕緣膜if3可能作為殘留物保留在半導體襯底sb之上。這種殘留物導致有缺陷的膜沉積、耦接故障等。

由于形成了絕緣膜if3，因此抑制了去除位于其下方的偽柵極電極dg2，并且可能保留作為偽柵極電極dg2的一部分的多晶硅膜ps1。也就是說，在通過去除偽柵極電極dg2的其它部分形成的溝槽的底部部分處，覆蓋半導體襯底sb的主表面的一部分的多晶硅膜ps1和絕緣膜if1的上表面的一部分被保留。

接下來，如圖34所示，執行與使用圖16描述的工藝步驟相同的工藝步驟，以依次形成絕緣膜hk以及金屬膜mf1和mf2。因此，通過去除前述偽柵極電極dg1至dg3形成的多個溝槽中的每一個被完全填充。

接下來，如圖35所示，使用例如cmp法，拋光包括絕緣膜hk以及金屬膜mf1和mf2的多層膜的上表面以暴露層間絕緣膜il1的上表面。執行拋光以將埋入在前述多個溝槽中的多層膜彼此分離，并且在各個溝槽中形成由相應的多層膜制成的金屬柵極電極。通過拋光步驟，在第一較低擊穿電壓晶體管區域1b中形成柵極電極g1，在較高擊穿電壓晶體管區域1c中形成柵極電極g2，以及在第二較低擊穿電壓晶體管區域1d中形成柵極電極g3。

此時，在通過使用圖32描述的拋光步驟形成在層間絕緣膜il1的上表面中的凹陷部分中，各自包括絕緣膜hk以及金屬膜mf1和mf2的多層膜的部分保留而不被拋光。此外，在第二較低擊穿電壓晶體管區域1d中，通過利用圖32描述的拋光步驟，偽柵極電極dg3的上表面的高度降低，使得柵極電極g3形成為在高度上低于柵極電極g1等。

然后，執行與使用圖17至24描述的工藝步驟相同的工藝步驟，以允許制造比較例中的半導體裝置，但是省略了其圖示。在由此形成的比較例的半導體裝置中，出現了以下問題。

也就是說，當在層間絕緣膜il1的上表面中形成凹陷部分并且層間絕緣膜il1的上表面的高度隨著距柵極電極的距離而變低時，各自包括絕緣膜hk以及金屬膜mf1和mf2的多層膜的部分保留在層間絕緣膜il1與形成在層間絕緣膜il1之上的層間絕緣膜il2(參見圖24)之間。即使當通過執行與使用圖22所描述的工藝步驟相同的工藝步驟來嘗試形成接觸孔ch以使源極/漏極區域sd從層間絕緣膜il1和il2暴露時，也遇到以下問題：其中只能對多層膜的上表面進行干法蝕刻并且接觸孔ch不延伸通過層間絕緣膜il1。

這是因為，在用于形成接觸孔ch的干法蝕刻中，并沒有假定要處理金屬膜，并且在對金屬膜的選擇性高的條件下進行蝕刻。當由于凹坑而因此在層間絕緣膜il1的上表面中形成凹陷部分并且金屬膜保留時，產生有缺陷的接觸插塞形成的問題?；蛘撸敻髯园ń饘倌さ纳鲜龆鄬幽けＡ粼趯娱g絕緣膜il1之上時，可能經由多層膜在元件中或元件之間發生短路。這降低了半導體裝置的可靠性。

此外，在使用圖19描述的形成硅化物層s2的步驟中，當上述多層膜保留在層間絕緣膜il1之上時，從絕緣膜if6暴露的多層膜可能從層間絕緣膜il1的上表面剝離，并且作為殘留物保留在半導體襯底sb之上。可以認為當形成硅化物層s2時通過熱處理使得多層膜剝離。還可以認為，通過在處理絕緣膜if6之后執行的清潔步驟使得多層膜剝離，清潔步驟在去除用于形成硅化物層s2的金屬膜之后執行等。

此外，當在絕緣膜if1和柵極電極g2之間留有形成偽柵極電極dg2(參見圖32)的多晶硅膜ps1時，misfetq2的特性顯著改變，并且misfetq2不再正常工作。這降低了半導體裝置的可靠性。

如圖35中的第二較低擊穿電壓晶體管區域1d所示，在柵極電極g3的上表面與層間絕緣膜il1的上表面一起形成為低的情況下，當包括上述金屬膜mf1和mf2的多層膜保留在層間絕緣膜il1的上表面的任何凹陷部分中時，柵極電極g3與另一柵極電極的柵極絕緣膜、接觸插塞等之間發生短路的問題。這降低了半導體裝置的可靠性。

隨著如圖7所示的在控制柵極電極cg和偽柵極電極dg1至dg3的相應的上表面之上的作為帽絕緣膜的每個絕緣膜if3的厚度增加，這樣的問題更突出。這是因為，當由氮化硅膜制成的絕緣膜if3的膜厚度大時，在使用圖32所述的步驟中進行的拋光的時間周期增加，使得由二氧化硅膜制成的層間絕緣膜il1的上表面更顯著地凹陷。

然而，由于以下兩個原因，難以減小絕緣膜if3的膜厚度。首先，在使用圖7描述的用于形成延伸區域和擴散區域而執行的離子注入中，為了避免稍后形成的存儲器單元的可靠性的劣化，必須防止雜質離子延伸通過存儲器柵極電極mg并且被注入到ono膜on中。因此，每個存儲器柵極電極mg需要在垂直于半導體襯底sb的主表面的方向上具有大的膜厚度。為了形成各自具有這種膜厚度的存儲器柵極電極mg，需要增加絕緣膜if3的膜厚度。

第二，在使用圖15描述的工藝步驟通過濕法蝕刻去除偽柵極電極dg1至dg3的情況下，在形成上述源極/漏極區域sd(參見圖7)的步驟中，必須防止雜質延伸通過絕緣膜if3并被注入偽柵極電極dg1至dg3中。這是因為，在使用圖15描述的工藝步驟進行濕法蝕刻時，難以去除其中過量引入雜質的偽柵極電極dg1至dg3。特別難以通過濕法蝕刻去除其中過量引入b(硼)作為p型雜質的多晶硅膜。

注意，在使用圖15描述的工藝步驟中使用干法蝕刻去除偽柵極電極dg1至dg3的情況下，即使當在每個偽柵極電極dg1至dg3中以高濃度引入雜質時，也可以容易地去除偽柵極電極dg1至dg3。然而，如使用圖15所描述的，由于實施例1使用高k后工藝，并且干法蝕刻方法對二氧化硅膜具有低選擇性，所以不能使用干法蝕刻去除偽柵極電極dg1至dg3。

然而，在半導體襯底之上形成高k膜并隔著氮化鈦(tin)膜等在高k膜之上形成偽柵極電極dg1至dg3的情況下，即在執行所謂的高k前工藝的情況下，可以通過干法蝕刻去除偽柵極電極dg1至dg3。這是因為，即使進行干法蝕刻，也可以以對諸如tin膜的金屬膜的高選擇性進行蝕刻。

由于前述兩個原因，絕緣膜if3需要形成為具有大的膜厚度。因此，如使用圖32所描述的，當同時拋光由氮化硅膜制成的絕緣膜if3和由二氧化硅膜制成的層間絕緣膜il1時，在層間絕緣膜il1的上表面中形成凹陷部分。

為了防止這種情況，在實施例1中，不同時拋光由氮化硅膜制成的絕緣膜if3和由二氧化硅膜制成的層間絕緣膜il1。在通過執行如圖10所示的拋光，從層間絕緣膜il1暴露各自由氮化硅膜制成的絕緣膜if3和if4之后，通過干法蝕刻去除每個柵極電極之上的絕緣膜if3和if4，然后拋光層間絕緣膜il1。結果，無論拋光步驟中的氮化硅膜和二氧化硅膜的不同拋光速率如何，都可以暴露每個柵極電極的上表面，并防止層間絕緣膜il1的上表面凹陷。

也就是說，如圖12所示，在暴露控制柵極電極cg和偽柵極電極dg1至dg3之后，層間絕緣膜il1的上表面形成為沒有凹陷部分，但是相反向上突出。

因此，如使用圖16和17所描述的，當通過在層間絕緣膜il1之上形成各自包括絕緣膜hk以及金屬膜mf1和mf2的多層膜然后執行拋光步驟來形成柵極電極g1至g3時，可以防止多層膜的部分留在層間絕緣膜il1之上。因此，可以防止由于保留在層間絕緣膜il之上的多層膜而發生有缺陷的接觸插塞形成以及元件中或元件之間的短路的發生。

此外，由于實施例1通過干法蝕刻去除絕緣膜if3，因此可以在向下的方向上均勻地減小絕緣膜if3的膜厚度，而與絕緣膜if3的寬度無關，并且完全從控制柵極電極cg和偽柵極電極dg1至dg3之上去除絕緣膜if3。因此，可以防止絕緣膜if3保留為殘留物。

結果，可以防止由于絕緣膜if3的殘留物而發生有缺陷的膜沉積、耦接故障等。還可以防止絕緣膜if3保留在偽柵極電極dg1至dg3之上而在使用圖15描述的去除偽柵極電極dg1至dg3的步驟中抑制去除偽柵極電極dg1至dg3。這可以允許適當地去除偽柵極電極dg1至dg3，從而防止由于偽柵極電極dg1至dg3的部分保留在金屬柵極電極下方而導致misfet不再正常工作的情況。

此外，在使用圖19描述的形成硅化物層s2的步驟中，可以防止以下情況：各自包括絕緣膜hk以及金屬膜mf1和mf2、保留在層間絕緣膜il1之上并從絕緣膜if6暴露的多層膜，從層間絕緣膜il1的上表面剝離，并且作為殘留物保留在半導體襯底sb之上。這可以防止殘留物留在半導體襯底sb之上。

此外，在對層間絕緣膜il1(參見圖12)進行拋光的步驟中，即使在稀疏地形成柵極圖案的區域中，即第二較低擊穿電壓晶體管區域1d中，也能夠防止層間絕緣膜il1和偽柵極電極dg3的相應的上表面的高度降低到低于其它區域中的控制柵極電極cg和偽柵極電極dg1和dg2的相應上表面的位置。因此，在使用圖17描述的拋光步驟之后，可以防止各自包括絕緣膜hk以及金屬膜mf1和mf2的多層膜的部分保留在第二較低擊穿電壓晶體管區域1d中的層間絕緣膜il1之上。

這可以防止第二較低擊穿電壓晶體管區域1d中的金屬柵極電極、電耦接到接觸插塞的源極/漏極區域sd等等由于保留在層間絕緣膜il1之上的上述多層膜而經由多層膜在元件中或元件之間短路。

因此，實施例1允許提高半導體裝置的可靠性。

(實施例2)

以下將使用圖26至28描述實施例2的制造半導體裝置的方法。在上述實施例1中，如使用圖11和12描述的，在通過干法蝕刻去除氮化硅膜(帽絕緣膜)之后，拋光二氧化硅膜(層間絕緣膜)。相比之下，在實施例2中，氮化硅膜和二氧化硅膜被同時回刻以暴露偽柵極電極。圖26至28是實施例2中的半導體裝置在其制造工藝期間的截面圖。圖26至28中的每一個示出了存儲器單元區域1a、第一較低擊穿電壓晶體管區域1b、較高擊穿電壓晶體管區域1c和第二較低擊穿電壓晶體管區域1d，與圖1類似。

在實施例2中，首先，執行使用圖1至10描述的工藝步驟。也就是說，形成控制柵極電極cg和偽柵極電極dg1至dg3，并且在其之上形成由氮化硅膜制成的絕緣膜if3。在形成絕緣膜if4和層間絕緣膜il1以覆蓋柵極電極和絕緣膜if3之后，對層間絕緣膜il1的上表面進行拋光，以使由氮化硅膜制成的絕緣膜if3和if4從層間絕緣膜il1暴露。如使用圖10所描述的，在直到絕緣膜il4的上表面暴露為止進行的對層間絕緣膜il1的上表面進行拋光的步驟中，能夠使層間絕緣膜il1的上表面平坦化而沒有粗糙度。

接下來，如圖26所示，使用干法蝕刻方法執行回刻工藝，以降低絕緣膜if4和if3以及層間絕緣膜il1的相應的上表面的高度。通過這樣去除絕緣膜if4和層間絕緣膜il1的相應的上部部分的部分并且整體地去除絕緣膜if3，控制柵極電極cg和偽柵極電極dg1至dg3的相應的上表面被暴露。此外，每個存儲器柵極電極mg的上部部分的一部分和覆蓋存儲器柵極電極mg的上表面的硅化物層s1被暴露。

每個存儲器柵極電極mg是在包括控制柵極電極cg和位于其之上的絕緣膜if3的多層膜的側壁之上形成在側壁形狀中的導體膜。存儲器柵極電極mg的上表面處于比控制柵極電極cg的上表面的位置高的位置。在回刻每個絕緣膜if4和if3以及層間絕緣膜il1的步驟中，覆蓋每個存儲器柵極電極mg的上表面的硅化物層s1幾乎不被去除。因此，硅化物層s1正下方的存儲器柵極電極mg被硅化物層s1保護并且不被去除。結果，在回刻工藝之后的控制柵極電極cg和層間絕緣膜il1的相應的上表面之上的區域中，每個存儲器柵極電極mg的上部部分的一部分和在存儲器柵極電極mg之上的硅化物層s1突出。

注意，附圖示出了位于控制柵極電極cg之上的每個存儲器柵極電極mg的一個側壁被ono膜on的一部分覆蓋的結構。然而，也可以認為，位于控制柵極電極cg之上的ono膜on被完全去除，并且存儲器柵極電極mg的側壁被暴露。

在回刻步驟中，為了暴露控制柵極電極cg和偽柵極電極dg1至dg3的相應的上表面，層間絕緣膜il1以及絕緣膜if3和if4的相應的的上表面在高度上降低了與絕緣膜if3和if4的總膜厚度對應的距離。絕緣膜if3和if4的總膜厚度例如為100nm。

在回刻步驟中，以相同的速度去除二氧化硅膜和氮化硅膜。因此，絕緣膜if4和if3以及層間絕緣膜il1的相應的上表面的高度以相同的速度降低。因此，通過使用圖10描述的拋光步驟平坦化的表面降低到每個控制柵極電極cg等的上表面的高度，同時保持其平坦形狀。結果，包括絕緣膜if4和if3以及層間絕緣膜il1的相應的上表面的表面在回刻工藝之后保持包括絕緣膜if4和層間絕緣膜il1的相應的上表面的表面在執行使用圖10描述的拋光之后的平坦度。

接下來，如圖27所示，使用cmp法拋光層間絕緣膜il1、控制柵極電極cg、存儲器柵極電極mg和偽柵極電極cg1至cg3的相應的上表面以降低高度。結果，去除了在層間絕緣膜il1之上突出的存儲器柵極電極mg的上部部分，并且因此整體去除了覆蓋存儲器柵極電極mg的上表面的硅化物層s1。因此，層間絕緣膜il1、控制柵極電極cg、存儲器柵極電極mg和偽柵極電極dg1至dg3的相應的上表面被平坦化。

可以認為，在使用圖26描述的回刻工藝中，通過執行干法蝕刻，控制柵極電極cg和偽柵極電極dg1至dg3的相應的上表面由于其中引入碳(c)等而被損壞。因此，在使用圖27描述的拋光步驟中，去除控制柵極電極cg和偽柵極電極dg1至dg3中的每一個的上表面的一部分，以去除損壞的硅層。層間絕緣膜il1的上表面的高度降低的距離小于100nm。注意，與上述實施例1不同，層間絕緣膜il1的上表面不向上突出，而是在與每個柵極電極(例如控制柵極電極cg)的上表面相同的高度處具有平坦形狀。

接下來，如圖28所示，通過執行與使用圖18至24描述的工藝步驟相同的工藝步驟，可以制造實施例2中的半導體裝置。

在實施例2中，在使用圖26描述的工藝步驟中，不進行去除具有不同的拋光速率的層間絕緣膜il1和絕緣膜if3(帽絕緣膜)的拋光步驟，而是回刻層間絕緣膜il1以及絕緣膜if3和if4。通過以相同的速度將層間絕緣膜il1以及絕緣膜if3和if4的相應的上表面高度降低，可以暴露偽柵極電極dg1至dg3等，同時保持在使用圖10描述的拋光步驟中拋光的層間絕緣膜il1的上表面的平坦性。

也就是說，由于在層間絕緣膜il1的上表面中不產生粗糙度，因此可以防止在層間絕緣膜il1的上表面中形成凹陷部分，從而防止發生凹坑。在也稀疏地形成柵極圖案的第二較低擊穿電壓晶體管區域1d中，可以防止層間絕緣膜il1和偽柵極電極dg3中的每一個的高度變得低于控制柵極電極cg、偽柵極電極dg1等中的每一個的高度。因此，在后面形成金屬柵極電極的工藝中，可以防止金屬膜留在層間絕緣膜il1的上表面之上。這允許獲得與上述實施例1中獲得的相同的效果。

在獲得圖10所示的結構之后，為了在同一平面平坦化偽柵極電極dg1至dg3等的相應的上表面和層間絕緣膜il1的上表面，可以考慮對層間絕緣膜il1的上表面進行拋光，從而使層間絕緣膜il1的上表面的高度降低約100nm，對應于絕緣膜if3和if4的總膜厚度。然而，由于在長時間段進行拋光，使用cmp法等的拋光更可能損害表面的平坦性，因此期望執行拋光的時間段較短。

因此，在實施例2中，在獲得如圖10所示的結構之后，執行回刻工藝以將層間絕緣膜il1的上表面高度降低約100nm，然后在其上執行少量的拋光以從多晶硅膜的上表面去除損傷層，如使用圖27所描述的。也就是說，在實施例2中，執行回刻工藝，而不是將層間絕緣膜il1的上表面拋光100nm的厚度的步驟。這可以減少在圖10所示的結構之后進行的拋光的量，因此消除了長時間執行拋光的需要。因此，可以防止在層間絕緣膜il1的上表面中產生粗糙度，該層間絕緣膜il1已經降低到與控制柵極電極cg以及偽柵極電極dg1至dg3的上表面的高度相同的高度。換句話說，可以在使用圖27描述的工藝步驟之后增強層間絕緣膜il1的膜厚度的均勻性。

通過這樣增強控制柵極電極cg、偽柵極電極dg1至dg3、絕緣膜if4以及層間絕緣膜il1中的每一個的上表面的平坦性，可以防止當在層間絕緣膜il1之上稍后形成膜時，發生有缺陷的膜沉積、在將抗蝕劑膜曝光的步驟中散焦等。此外，通過如上所述增強層間絕緣膜il1等的上表面的平坦性，可以防止當插塞或布線埋入形成在層間絕緣膜il1之上的溝槽中時使用拋光步驟使金屬膜作為拋光殘留物留下。以這種方式，可以提高半導體裝置的可靠性。

可以認為，與實施例2不同，在使用圖10描述的工藝步驟之后，通過蝕刻去除位于控制柵極電極cg和偽柵極電極dg1至dg3的正上方并且從層間絕緣膜il1暴露的絕緣膜if3和if4的相應的部分，然后，層間絕緣膜il1的上表面被拋光。然而，在這種情況下，即使當通過蝕刻去除絕緣膜if3和if4時，覆蓋存儲器柵極電極mg的側壁和上表面的絕緣膜if4被層間絕緣膜il1覆蓋，因此不被去除。

結果，即使當在蝕刻之后對層間絕緣膜il1的上表面進行拋光以在大致相同的平面中對層間絕緣膜il1和各個柵極電極的相應的上表面進行平坦化時，也需要同時拋光由氮化硅膜制成的與每個存儲器柵極電極mg相鄰的絕緣膜if4。在這種情況下，對存儲器柵極電極mg執行的相對的拋光量趨于減小，使得需要將拋光量設置為相對較大。這可能引起各種柵極電極的相應的高度變化的問題和由層間絕緣膜il1的上表面的過度拋光導致的凹坑的問題。

相比之下，在實施例2中，通過使用圖26描述的回刻工藝，覆蓋存儲器柵極電極mg的絕緣膜if4也從控制柵極電極cg之上去除。結果，當隨后執行使用圖27描述的拋光步驟時，可以防止各種柵極電極的相應的高度變化，并防止層間絕緣膜il1的上表面被過度拋光。這可以提高半導體裝置的可靠性。

(實施例3)

下面將描述實施例3中的制造半導體裝置的方法。實施例3中的制造工藝與上述實施例2中的制造工藝基本相同，但不同之處在于，在存儲器柵極電極的上部部分被拋光之前執行去除覆蓋存儲器柵極電極的上表面的硅化物層的步驟。圖29至31是實施例3中的半導體裝置在其制造工藝期間的截面圖。圖29至31中的每一個示出了存儲器單元區域1a、第一較低擊穿電壓晶體管區域1b、較高擊穿電壓晶體管區域1c和第二較低擊穿電壓晶體管區域1d，與圖1類似。

在實施例3中，首先，執行使用圖1至10以及26描述的工藝步驟。也就是說，形成控制柵極電極cg和偽柵極電極dg1至dg3，并且在其之上形成由氮化硅膜制成的絕緣膜if3。在形成絕緣膜if4和層間絕緣膜il1以覆蓋柵極電極和絕緣膜if3之后，對層間絕緣膜il1的上表面進行拋光，以使由氮化硅膜制成的絕緣膜if3和if4從層間絕緣膜il1暴露。然后，使用干法蝕刻方法執行回刻工藝，以降低絕緣膜if4和if3以及層間絕緣膜il1的相應的上表面的高度。因此，控制柵極電極cg和偽柵極電極dg1至dg3的相應的上表面以及絕緣膜if4和層間絕緣膜il1的相應的上表面被平坦化。

在該工藝階段，在回刻工藝之后的控制柵極電極cg和層間絕緣膜il1的相應的上表面之上的區域中，存儲器柵極電極mg的上部部分的一部分和存儲器柵極電極mg之上的硅化物層s1突出，并且覆蓋其上表面的硅化物層s1在層間絕緣膜il處暴露。

接著，使用例如過氧化氫銨混合物(apm)執行濕法蝕刻，以去除在層間絕緣膜il1處暴露并覆蓋存儲器柵極電極mg的上表面的硅化物層s1。因此，存儲器柵極電極mg的上表面被暴露。

接下來，如圖30所示，通過執行與使用圖27描述的工藝步驟相同的拋光步驟，層間絕緣膜il1、控制柵極電極cg、存儲器柵極電極mg和偽柵極電極dg1至dg3的相應的上表面被平坦化。

接下來，如圖31所示，通過執行與使用圖18至24描述的工藝步驟相同的工藝步驟，可以制造實施例3中的半導體裝置。

在后柵工藝中，執行拋光步驟，以便從層間絕緣膜暴露控制柵極電極、存儲器柵極電極和其它偽柵極電極的相應的上表面。此時，例如當通過拋光去除覆蓋存儲器柵極電極的上表面的硅化物層時，在拋光期間從存儲器柵極電極分離的硅化物層中的顆粒與每個柵極電極中的硅由于由拋光產生的熱量而反應。結果，在相應的柵極電極之上再次形成硅化物層。也就是說，當嘗試通過拋光去除硅化物層時，在拋光結束時，可能在控制柵極電極、存儲器柵極電極和其它偽柵極電極的相應的上表面之上再次形成薄的硅化物層。

在后柵工藝中，需要在拋光之后去除作為虛設柵極電極的偽柵極電極中的一些，并用金屬柵極電極替換偽柵極電極。然而，產生的問題是，通過上述拋光再次形成的硅化物層呈現為障礙物，并且不能去除偽柵極電極。在這種情況下，由于不去除偽柵極電極，所以偽柵極電極不能被金屬柵極電極替換。由于在拋光步驟之后難以去除通過拋光步驟形成的薄硅化物層，因此期望在拋光步驟之前去除硅化物層。

因此，在實施例3中，在使用圖29描述的工藝步驟中，去除覆蓋存儲器柵極電極mg的上表面并暴露在層間絕緣膜il1之上的硅化物層s1。然后，在使用圖30描述的拋光步驟中，在不拋光硅化物層s1的情況下拋光存儲器柵極電極mg等的上部部分，以平坦化層間絕緣膜il1、控制柵極電極cg、存儲器柵極電極mg和偽柵極電極dg1至dg3的相應的上表面。

因此，存儲器柵極電極mg之上的硅化物層s1在此不通過拋光步驟進行拋光，因此可以防止在每個柵極電極的上表面之上形成薄的硅化物層。因此，當在使用圖15描述的工藝步驟中去除偽柵極電極dg1至dg3時，偽柵極電極dg1至dg3的相應的上表面沒有被薄硅化物層覆蓋。因此，可以容易地去除偽柵極電極dg1至dg3，而不被硅化物層中斷。

這允許用作為金屬柵極電極的柵極電極g1至g3(見圖28)替換偽柵極電極dg1至dg3，并允許形成具有預期特性的misfetq1至q3。因此，可以提高半導體裝置的可靠性。

實施例3中的制造工藝除了使用圖27描述的去除硅化物層s1的步驟之外與上述實施例2的相同。結果，在實施例3中，可以獲得與上述實施例2中獲得的相同的效果。

以上，基于實施例具體地說明了本發明人完成的發明，但本發明不限于上述實施例。應當理解，在不脫離其要旨的范圍內，可以對本發明進行各種改變和修改。

例如，在上述實施例1和2中，描述了較高擊穿電壓晶體管的柵極電極由金屬柵極電極形成。然而，也可以在較高擊穿電壓晶體管區域中不形成高k膜和金屬柵極電極，并且較高擊穿電壓晶體管的柵極電極由多晶硅膜形成。在這種情況下，當例如在使用圖14描述的工藝步驟中用絕緣膜if4覆蓋偽柵極電極dg2時，在隨后的工藝步驟中，可以在不用金屬柵極電極替換偽柵極電極dg2的情況下留下偽柵極電極dg2，并允許偽柵極電極dg2用作電路中實際包括的柵極電極，而不是作為偽柵極電極。

在上述實施例1至3中，即使當使用形成高k膜然后形成偽柵極電極的高k前制造方法時，也需要將每個控制柵極電極之上的帽絕緣膜形成為具有大的膜厚度，以防止雜質注入到每個存儲器柵極電極下方的ono膜中。因此，即使當將高k前制造方法應用于上述實施例1至3時，也可以獲得相同的效果。