半導體器件及其制造方法
【專利摘要】本發明提供半導體器件及其制造方法。所述半導體器件包括:在其中形成有溝槽的半導體襯底;置于溝槽下側內部的底電極，底電極具有不平坦的上表面;在底電極上部和溝槽側壁上形成的絕緣層;和置于溝槽內側底電極上部的頂電極，所述頂電極是不平坦的頂電極，其中所述頂電極構造為使得頂電極朝中央部傾斜。
【專利說明】半導體器件及其制造方法
[0001]相關申請的交叉引用
[0002]根據美國法典第35條第119(a)款，本申請要求于2012年8月23日在韓國知識產權局提交的韓國申請專利號10-2012-0092612的優先權，其全部內容以所有目的通過引用并入本文。
【技術領域】
[0003]以下描述涉及半導體器件及其制造方法，例如，涉及增加柵電極區域以降低柵電極的電阻率并由此提高開關速度的半導體器件及其制造方法。
【背景技術】
[0004]溝槽金屬氧化物層半導體場效晶體管(MOSFET)是指一種特定類型的晶體管，其中垂直地形成溝道，并且在源極和漏極之間的溝槽內形成柵極。溝槽MOSFET包括薄絕緣層如氧化物層的襯里且填充有導體如多晶硅，并通過允許低電流流量來提供特定的低導通電阻值。
[0005]溝槽MOSFET的一個示例包括在溝槽的底部上形成的厚的底部氧化物層，以及在其上形成的柵電極。然而，由于厚的底部氧化物層是通過熱氧化形成的，所以在制造過程中產生Si誘導的應力。另外，由于在溫度超過1000°c的加熱條件下進行氧化，所以已經形成的阱注入物分布在制造過程中可能會改變，使得它難以保持最初意圖的設計。其結果是，器件的性能可能變差。
[0006]為了避免熱處理，可以使用高密度等離子體化學氣相沉積(HDP CVD)工藝來代替熱氧化工藝。當使用HDP CVD工藝時，通過在溝槽MOSFET的溝槽內沉積氧化物層，在溝槽內形成厚的底部氧化物層。然而，在某些情況下HDP CVD工藝不是合適的選擇。例如，HDPCVD工藝需要昂貴的設備，從而導致整體制造成本和產品單價的增加。

【發明內容】

[0007]在一個一般方面中，提供一種半導體器件，其包括:包含在其中形成的溝槽的半導體襯底；在溝槽內形成的底電極；在溝槽的內部且在底電極上方的頂電極；以及將頂電極和底電極隔離的絕緣層；頂電極具有不平坦的下表面。
[0008]頂電極的不平坦下表面可朝溝槽的中央部分傾斜。底電極的上表面可朝溝槽的中央部分傾斜。頂電極的上表面可朝溝槽的中央部分傾斜。
[0009]頂電極的不平坦下表面可以包括朝底電極的不平坦上表面突出的V形表面或彎曲表面。
[0010]底電極的上表面可具有一個朝溝槽底表面凹陷的中央區域。
[0011 ] 底電極可以包括未摻雜的多晶硅，頂電極可以包括摻雜的多晶硅。
[0012]半導體器件的一般方面還可包括:在溝槽的底表面和下側壁上形成的犧牲層；在溝槽中的頂電極上方形成的掩埋層；和在掩埋層上方形成的金屬阻擋層。[0013]掩埋層可包括高溫低壓沉積(LPCVD)氧化物層、硼磷硅酸鹽玻璃(BPSG)，磷硅酸鹽玻璃(PSG)或四乙氧基硅烷(TEOS)膜中的至少一種。
[0014]金屬阻擋層可以包括鈦(Ti)或氮化鈦(TiN)中的至少一種。
[0015]金屬阻擋層可具有多層結構。
[0016]半導體器件的一般方面可進一步包括在金屬阻擋層上形成的金屬電極，金屬電極包含鋁(Al)。
[0017]金屬阻擋層可經由在絕緣層中形成的接觸孔而形成為與半導體襯底接觸。
[0018]半導體襯底可以在形成接觸孔的位置處包括:接觸金屬阻擋層的P型的體接觸區；接觸金屬阻擋層且形成為相鄰于P型的體接觸區的一個或更多個N型源極區，所述一個或更多個N型源極區具有與P型的體接觸區不同的摻雜特性；在P型的體接觸區和N型源極區的下部形成的主體層；和在主體層的下部形成的外延層。
[0019]半導體器件的一般方面還可以包括:在頂電極上方形成的金屬電極；以及形成在半導體襯底中以在金屬電極和N型源極區之間形成溝道的漏極區。
[0020]絕緣層可以包括:在底電極的上表面上形成的多晶硅氧化物層(poly oxidelayer)和在溝槽的側壁上形成的柵極氧化物層。
[0021 ] 多晶硅氧化物層可包括底電極的上表面上形成的不平坦表面。
[0022]多晶硅氧化物層可以在底電極的上表面的氧化期間形成，且柵極氧化物層可在半導體襯底的氧化期間形成。
[0023]半導體器件的一般方面可進一步包括在溝槽內的底電極側壁上形成的側壁氧化物層。
[0024]多晶硅氧化物層的厚度可等于或大于柵極氧化物層的厚度，側壁氧化物層可具有比多晶硅氧化物層和柵極氧化物層更大的厚度。
[0025]半導體器件的一般方面還可包括形成在底電極下表面上的犧牲底部氧化物層，側壁氧化物層可以有比犧牲底部氧化物層更大的厚度。
[0026]在另一個一般方面中，提供了一種制造半導體器件的方法，該方法涉及:在半導體襯底中形成溝槽；以及在溝槽內形成，在所述底電極和頂電極之間設置有絕緣層，其中所述底電極的上表面具有不平坦的表面。
[0027]在該方法的一般方面中，頂電極的下表面可以是彎曲的或V形的，頂電極的上表面可以是彎曲的或V形的。
[0028]該方法的一般方面還可包括:在溝槽中形成底部電極之前，在溝槽的底表面和下側壁上形成犧牲層，在溝槽中的頂電極上方形成掩埋層；以及在掩埋層上方形成金屬阻擋層，其中掩埋層的形成包括形成以下中的至少之一:高溫低壓沉積(LPCVD)氧化物層、硼磷硅酸鹽玻璃(BPSG)、磷硅酸鹽玻璃(PSG)或四乙氧基硅烷(TEOS)膜。
[0029]從以下詳細描述、附圖和權利要求，其它特征和方面可變得明顯。
【專利附圖】

【附圖說明】
[0030]圖1是根據第一實例的半導體器件的截面圖，包括半導體器件溝槽的放大視圖。
[0031]圖2至9為截面圖，其示出用于制造圖1所示半導體器件的制造過程的一個實例。
[0032]圖10示出根據第二實例的半導體器件的截面圖?！揪唧w實施方式】
[0033]提供以下詳細描述以幫助讀者獲得本文所述的方法、裝置和/或系統的全面了解。因此，本領域的普通技術人員會想到本文所述系統、裝置和/或的方法的各種變化、改進和等同方案。此外，為了更加清楚和簡明，可能省略眾所周知的功能和結構的描述。
[0034]在下文描述的半導體器件的實例中，可以增加柵電極的表面積增加以降低柵電極的電阻，并且相應地提高半導體器件的開關速度。下面還描述了半導體器件制造方法的實例，其中增加柵電極的表面積以降低電阻并提高半導體器件的開關速度。
[0035]圖1示出的第一實例的半導體器件的截面圖。
[0036]參考圖1，根據第一實例的半導體器件可包括半導體襯底100a、犧牲層140b、底電極150a、絕緣層160a、160b、頂電極170、第一掩埋層180a、第二掩埋層180b、金屬阻擋層190和金屬電極200，并可另外包括漏極區(未示出)。然而，所示半導體器件僅提供作為一個實例，本公開的半導體器件并不限于此。比如，在其他實例中，半導體器件可包括一個或更多個半導體襯底100a、犧牲層140b中、底電極150a、絕緣層160a、160b、頂電極170、第一掩埋層180a、第二掩埋層180b、金屬阻擋層190和金屬電極200，但可能不包括所有這些元件。另外，該半導體器件可以包括未在圖1中示出的另外的元件。
[0037]在半導體器件的另一個實例中，第一和第二掩埋層180a、180b可以形成為單個掩埋層或構建為沒有某些元件如金屬阻擋層190。為了便于說明，下面詳細描述半導體器件的一個實例，其中包括以上提到的所有元件。
[0038]在圖1中所示的半導體器件中，半導體襯底IOOa可是硅襯底，例如晶片，或者可是玻璃或石英襯底?？梢酝ㄟ^光刻或蝕刻工藝在半導體襯底IOOa的上表面中形成預定深度的溝槽。根據一個實例，該溝槽可具有0.3至0.5μπι的寬度和I至3μπι的深度。另一個實例中，溝槽的寬度和深度可以根據旨在最小化半導體器件的規格形成，或者形成為具有設計者確定的期望特性。數值也可以根據可由特殊加工設備制造的最小規格來調整。
[0039]在圖示的實例中，犧牲層140b中形成在溝槽的底表面上和內壁上。為了減少由于蝕刻溝槽引起的損失或損傷，第一犧牲層130可以在形成有溝槽的半導體襯底IOOa的整個表面上形成，隨后通過例如濕法蝕刻移除，從而完全消除損壞的硅(Si)。然后，可以在半導體襯底IOOa的整個表面上形成第二犧牲層140b并將其部分地蝕刻，只留下溝槽內的第二犧牲層140b。圖1中所示的犧牲層140b是指保留在溝槽內的第二犧牲層。
[0040]被犧牲層140b包圍的底電極150a形成在溝槽的下側內部中。在該實例中，底電極150a由多晶硅形成，并且可被稱為“浮動多晶Si”(floating poly-Si)。表述“分割多晶Si”是指底電極150a設置在頂電極170下方或與頂電極170分割開的事實。底電極150a可被稱為“底部多晶Si”。優先使用未摻雜的而不是摻雜的多晶硅的目的是確保更大的電阻率。當使用具有更大電阻率的材料時，底部多晶Si和襯底之間形成的寄生電容或鏡像電容(mirror capacitance)明顯變得更小。較大的寄生電容或鏡像電容值減緩開關速度或增加功率損耗。出于該原因，優選的是使用未摻雜的多晶Si的底部多晶Si。另外，底電極150a的厚度可為3000至4000Λβ
[0041]參照圖1中所示溝槽的放大視圖，底電極150a具有不平坦的上表面178。S卩，底部電極的上部或上側不是由平坦的表面形成。例如，上表面178可朝溝槽的中央傾斜或彎曲或形成V形。該構造通過使頂電極170的面向底電極150a的表面積最大化來降低了柵電極的電阻，從而改善半導體器件的開關特性。為了實現上述特性，可以將底電極150a形成為使得其上表面是彎曲的或形成V形。
[0042]絕緣層在半導體襯底IOOa的整個上表面上形成，包括底電極150a的上表面178和溝槽的上部內壁。絕緣層160a、160b包括多晶硅氧化物層和柵極絕緣層。絕緣層160a、160b可起到將作為柵電極的頂電極170與置于其下方的底部電極150a絕緣的作用。在一個替代方案中，絕緣層160a) 160b可只起柵極絕緣層的作用。在一個實例中，絕緣層160a和160b可分別形成為多晶硅氧化物層和氧化硅層。形成在具有不平坦上表面168上的底電極150a上的多晶硅氧化物層160a也可具有不平坦下表面。多晶硅氧化物層160a的不平坦下表面可具有與底電極的上表面178相同的不平坦形狀。例如，如果在底電極150a形成V形，則多晶硅氧化物層160a的下表面也可形成V形?；蛘撸嗑Ч柩趸飳?60a的下表面可形成V+凹的凹陷形狀，即使底電極150a的上表面178為V形時也是如此。V+凹的凹陷形狀是指其中形成有另外的凹陷即鑰匙孔165的V型。符號“凹”是指在V形凹表面中形成凹陷165以進一步增加表面積這樣的事實。下陷即鑰匙孔165開始通過柵極多晶硅沉積工藝來形成，在柵極多晶硅沉積工藝中在更多生長之后進行沉積和多晶硅回蝕工藝。這將在下面詳細解釋。絕緣層160a、160b可以分為當底電極150a的一部分被氧化時形成的多晶硅氧化物層和柵極絕緣層或柵極氧化物層，所述由可能被氧化的溝槽側壁上的半導體襯底IOOa的一部分(例如，硅)形成。絕緣層160a和160b可通過基本相同的過程形成，唯一的區別可能是導致氧化物層形成的反應的目。
[0043]頂部電極170形成在底電極150a上，所述底電極150a形成在溝槽內部的下部處。頂部電極170通過使用其上摻雜有摻雜劑的多晶硅而可以有效地降低電阻。厚度可為4000至60001,形狀可以與底電極150a的上表面178相同。另外,在一個實例中，頂電極170的下表面可被配置使得其朝中央部逐漸變大。與下表面一樣，頂電極170的上表面上也可具有其深度朝中央部逐漸增加的構造。結果，頂電極170可以在邊緣和中央處具有相似的上垂直厚度和下垂直厚度。頂電極170可以具有與多晶娃氧化物層160a的上表面168相同的結構。例如，如果多晶硅氧化物層160a的上表面168為V形，則頂電極170的下表面也可以具有相同的V形?；蛘撸绻嗑Ч柩趸飳?60a的上表面168是V+凹的凹陷形狀，則頂電極170的下表面上也可能有相同的V+凹的凹陷形狀。另外，多晶硅氧化物層160a的下表面可形成為V+凹的凹陷形狀，即使當電極150a的上表面178為V形時也是如此。由于V或V+凹的凹形結構，所以頂電極170的表面增加，降低了電阻，因此，半導體器件的開關速度可能增加。為了使頂電極170的面積最大化，優選V+凹的凹形結構。由于使用“凹”的凹形，所以表面積可能進一步增加。
[0044]掩埋溝槽下方的掩埋層180a、180b形成在頂電極170上。掩埋層180a、180b可包括第一埋層180a (如高溫低壓沉積(LPCVD)所形成的氧化物層)和第二掩埋層180b (如在第一埋層180b上形成的硼磷硅酸鹽玻璃膜)兩者、或者僅為兩種類型層中的一種。掩埋層180a、180b如此命名是因為掩埋層180a、180b將頂部電極170掩埋在溝槽內?；蛘?，掩埋層180a、180b中也可以被稱為第一和第二絕緣層。
[0045]在半導體襯底IOOa的其中形成掩埋層180a、180b的位置上方的上表面上形成金屬阻擋層190。金屬阻擋層190在其中未形成溝槽的位置處接觸半導體襯底100a。該結構對于抑制金屬阻擋層190上形成的金屬電極200與例如半導體襯底IOOa的反應可能是必須的。
[0046]在金屬阻擋層190上方的半導體襯底IOOa上形成金屬電極200。為了形成金屬電極200，在這個實例中，可以在半導體襯底IOOa上涂覆或沉積導電材料例如鋁(Al)，并且可以通過光刻和蝕刻形成半導體器件的源電極和漏電極中之一。如果通過上述方法形成源電極，則可以將漏電極額外地形成在半導體襯底IOOa的后表面上。
[0047]結果，具有上述結構的半導體器件可以通過使柵極電極的表面積最大化來降低電阻，隨之提高其開關速度。
[0048]圖2至圖9為截面圖，其提供為解釋用于制造圖1的半導體器件的制造過程的實例。
[0049]參考圖2，根據形成圖1的半導體器件的方法的一個實例，準備襯底100。襯底100可以是硅襯底。然后，在襯底100的頂上順序沉積氧化物層的緩沖層105、氮化硅層的第一絕緣層110和氧化硅層的第二絕緣層120，并且在第二絕緣層120上施加抗蝕劑PR。然后，通過使用掩模和曝光形成PR圖案125，并且使圖案顯影。緩沖層105在襯底100和第一絕緣層110之間形成為絕緣層以減小第一絕緣層110形成期間的應力。第二絕緣層120作為蝕刻停止層。此外，通過使用與第一絕緣層110不同的材料形成第二絕緣層120，可形成更大深度的溝槽。也就是說，當第二絕緣層材料120的掩模用于蝕刻襯底100以形成深溝槽時，第二絕緣層120也被蝕刻直到露出第一絕緣層110。因為第一絕緣層110由與第二絕緣層120不同的材料形成，所以額外的蝕刻是可能的，即使在第一絕緣層110被完全消除之后也是如此。
[0050]然后，根據PR圖案125進行蝕刻工藝。蝕刻工藝可以是硅蝕刻工藝。利用該蝕刻工藝，對絕緣層105a、110a、120a如圖3所示那樣進行圖案化，并在襯底100中形成溝槽。在下面的描述中，襯底100與其中形成的溝槽將被稱為本實例的半導體襯底100a。在所示的實例中，溝槽可形成為具有0.3至0.5μπι的寬度、I至3μπι的深度。
[0051]在此之后，在具有溝槽的半導體襯底IOOa上形成第一犧牲層130，如圖4所示。氧化物層可以用作第一犧牲層130。第一犧牲層130通過蝕刻移除在形成溝槽的過程中損壞的硅而沉積在襯底100上。
[0052]雖然沒有在附圖中示出，通過濕法蝕刻工藝移除第一犧牲層130，完全消除了損壞的硅。參照圖5，第二犧牲層140沉積在溝槽上。第二犧牲層140是氧化物層，其可通過熱氧化過程形成，并作為在第二犧牲層140上形成的第一導電材料150的絕緣層。
[0053]參考圖5，在其中有第二犧牲層140的半導體襯底IOOa的整個上表面上形成導電材料150。在這個實例中，考慮到隨后的形成的溝槽的寬度，所沉積的第一導電材料150的厚度介于3000至5000幾之間。另外，多晶硅也可以用作第一導電材料150，更優選地，也可以使用未摻雜的多晶硅而不是摻雜的多晶硅，以確保更大的電阻。當使用具有更大電阻的材料時，在底部多晶Si和襯底之間形成的寄生電容或鏡像電容明顯變得更小。使用更大的值可能導致減緩開關速度或消耗更多功率。出于這個原因，在這個實例中，底部多晶硅使用未摻雜的多晶Si。
[0054]接著，參照圖6，通過對第一導電材料150進行回蝕工藝形成位于溝槽的下部中的底電極150a。底電極150a的是所謂的“浮置電極”或“分割電極”，該表述說明底電極150a從頂電極170分割出來并浮在其頂上。在回蝕工藝期間，底電極150a的上表面形成為不平坦結構?？紤]到溝槽深度為I至2 μ m，回蝕并除去0.5至1.5 μ m的厚度。參照圖6所示的實例，中央部比邊緣部更凹陷。凹構造的形成可歸因于多晶硅的CVD沉積特性。也就是說，當在溝槽內沉積I至2 μ m厚度的多晶硅時，多晶硅層的沉積從溝槽的側面開始，其間在兩側上生長的多晶硅層在溝槽的中央部分匯合。這會導致如下現象:中央部分與其它部分相比具有較低的多晶硅密度。因此，多晶硅層的回蝕速度在中央部比其它部分處更快，當回蝕
0.5至1.5 μ m的厚度時，導致整體凹陷構造。除了整體凹陷構造之外，由于蝕刻速度更快，所以可以在中央部中形成鑰匙孔。多晶硅的回蝕過程導致鑰匙孔形狀在中央部中生長。當溝槽填充有其它氧化物層材料而不是多晶硅CVD時，上述現象較不可能發生。
[0055]由于凹陷構造，表面積增加。雖然圖2示出中央部更為凹陷的實例，但是本發明的器件不限于此。另外，在此步驟中可形成一個或更多個凹部，凹部可具有多種構造以獲得更大的表面積。
[0056]在此之后，雖然在附圖中未示出，可洗滌半導體襯底100a。可進行洗滌過程以除去可能在蝕刻期間產生的任何聚合物。
[0057]參考圖7，用磷酸鹽溶液等除去第一絕緣層，并用稀釋的HF溶液部分地除去第二犧牲層140a。利用使用像如上文提到的那些溶液進行的濕蝕刻工藝，可以在第一導電材料150和溝槽之間形成圖案化的第二犧牲層140a。
[0058]在此之后，參考圖8，在半導體襯底IOOa上形成絕緣層(其包括在多晶硅氧化物層160a的層間絕緣層和柵極絕緣層160b)。絕緣層160a和160b可使用氧化娃層或氧氮化娃層(SiON)和硅氮化物層(SiN)中的一種，或者可以形成為Si02/Si0N、Si02/SiN、SiON/SiN
的堆疊結構。絕緣層160的厚度范圍可以在200至1000Λ之間。多晶硅氧化物層160a可
具有與底電極150a的上表面178相同的構造。鑰匙孔165可在形成絕緣層后觀察到，這源于多晶硅的回蝕工藝。
[0059]此外，層間絕緣層起將底電極150a和頂電極170絕緣或隔離的作用。柵極絕緣層160b僅起頂電極170和襯底IOOa之間的柵極絕緣層的作用。
[0060]層間絕緣層可能被命名為“多晶硅氧化物層160a”，因為該層在750至1000°C之間的高溫下通過熱氧化多晶硅形成。更具體地，絕緣層160可被分為當底電極150a被氧化時形成的多晶硅氧化物層160a和當硅材料的半導體襯底IOOa被氧化時形成的柵極絕緣層160b。絕緣層基本上通過相同的過程形成，唯一的區別是反應的目標，即導致氧化物層的形成。多晶硅氧化物層160a的厚度等于或大于柵極氧化物層160b的厚度。這是因為氧化物層的生長速度在多晶硅表面上比在單晶硅表面上更快。例如，如果柵極絕緣層160b形成為
300Λ ^則多晶硅氧化物層160a的厚度為約300至35θΛ--然而，正如上面所解釋的，因為
底部多晶Si或底電極150a是未摻雜的多晶硅，所以氧化物層的生長速度比摻雜的多晶硅慢。結果，厚度與柵極絕緣層160b的厚度相似。然而，形成在柵極絕緣層160b與多晶硅氧化物層160a匯合之處的側壁氧化物層160c比多晶硅氧化物層160a和柵極絕緣層160b厚得多。這是因為氧化物層在底部多晶硅和溝槽側壁上同時生長。厚的側壁氧化物層的存在可進一步減小寄生電容。氧化物層越厚，電容值變得越低。所形成的側壁氧化物層160c比犧牲層140b (即，底部氧化物)厚。接著，第二導電材料被沉積在半導體襯底IOOa上以形成頂電極170，頂電極170通過光刻和蝕刻過程形成，如圖9所示。因此，沉積摻雜有摻雜劑的多晶硅以形成頂電極170，并且使用摻雜的多晶硅可產生進一步降低電阻的效果。因此，如果底電極150a由未摻雜的多晶硅形成，則頂電極170可以由摻雜的多晶硅形成。
[0061]頂電極170沉積至約4000至(U)OO A的厚度。頂電極170的構造與底電極150a
的上表面是相同的。參照圖9，頂電極170形成為使得中央部分成為最凹陷的部分，目的是增加頂電極170(即，柵極多晶硅)的表面積并減小電阻，從而增加半導體器件的開關速度。由于電阻減小和開關速度增加，可以降低功率損耗。
[0062]盡管沒有示出，在頂電極170形成后可另外形成源極區域(N+)和體接觸區域(P+)。為了使頂電極170與可能在隨后的處理中形成的金屬材料絕緣，在頂電極170上形成掩埋層。使用LPCVD氧化物層、硼磷硅酸鹽玻璃(BPSG)、PSG和TEOS膜中的至少一種用來形成掩埋層180。這時，如果埋藏層180形成為兩層，則該層可包括第一掩埋層180例如LPCVD氧化物層和第二掩埋層例如BPSG層。也可使用PSG或PE-TEOS代替BPSG層。埋藏層180可以通過對沉積在半導體襯底IOOa上的BPSG膜和LPCVD氧化物層實施光刻和蝕刻來形成。
[0063]在此之后，通過對EPSG膜和LPCVD氧化物層進行光刻和蝕刻過程形成用于暴露半導體襯底的接觸孔。在接觸孔形成之后，在半導體襯底IOOa上沉積導電材料以形成金屬阻擋層190。也可使用導電材料例如Ti或TiN、或者Ti/TiN的混合物層。當使用Ti/TiN時，TiSi2通過Ti和Si襯底之間的反應形成，結果，接觸電阻可進一步降低。所形成的TiN防止金屬電極200的材料與半導體襯底發生反應。在形成金屬阻擋層190之后，然后形成金屬電極200。此時，可以使用鋁、鎢、鑰或銅、或上述的一種或多種的混合物作為金屬電極的材料。
[0064]最后，盡管未示出，在圖9中半導體襯底IOOa的后表面上，可在可能形成的注入物層上形成注入物層和漏極區域(未示出)。漏極區域形成在源極區域和與其連接的金屬電極200之間的垂直溝道。
[0065]圖10示出根據第二實例的半導體器件。參照圖10，虛線表示具有PN結的邊界。
[0066]參考圖10，根據第二實例的半導體器件可包括半導體襯底300a、犧牲層340b、底電極350a、絕緣層360a、360b、頂電極370、掩埋層380、金屬阻擋層390和金屬電極400中的全部或一部分，還可以另外包括第三電極。
[0067]本文使用的表述“包括全部或一部分”可以理解為指可以省略部分元件。此外，掩埋層380可形成為使用LPCVD氧化物層和BPGS膜的至少一個層。也可以使用PSG或PE-TEOS膜代替BPSG。為了方便說明，圖10示出包括所有元件的一個實例。
[0068]在圖10中示出的半導體器件不同于圖1所示的半導體器件實例，在于它包括在半導體襯底300a上形成的N型外延層300a_l、P型體層300a_2、P型體接觸區300a_3和N型源極區300a_4。所提供的P型的體接觸區300a_3用于設置P型體層300a_2的電壓。N型源極區300a_4和在P型的體接觸區300a_3形成為相互接觸以同時設置相同的電壓。N型源區域300a_4和P型的體接觸區300a_3兩者都適用接地電壓。
[0069]P型主體層300a_2形成溝道用于使電流在半導體襯底300a的后表面上形成的漏極區域和N型源極區300a_4之間流動。例如，可以向漏極區域施加8至1200V的電壓。另夕卜，可以向作為柵電極的頂電極370施加2至40V的電壓。因此，根據柵極絕緣層的厚度施加不同的電壓。
[0070]N型外延層300a_l布置在半導體襯底300a的最下端并且可以在工藝中形成在襯底例如晶片上。另外，在N型外延層300a_l生長之后形成P型體層300a_2。
[0071]有關的技術構成如半導體襯底300a、犧牲層340b、底電極350a、絕緣層360a、360b、頂電極370、掩埋層380、金屬阻擋層390和金屬電極400以及和形成這些層的方法的解釋，將不會在這里詳細重復，因為它們類似于圖1中示出的各層。就上文參照圖1提供的解釋而言，半導體襯底100a、犧牲層140b、底電極150a、絕緣層160a、160b、頂電極170、掩埋層180、金屬阻擋層190和金屬電極200可用于這些構成。
[0072]上面已經描述了一些實例。然而，可以被理解的是可以進行多種修改。例如，如果所描述的技術以不同的順序進行和/或如果在描述的系統、結構、器件或電路的組成以不同的方式進行結合，和/或由其他組件或它們的等同物替換或補充可實現合適的結果。因此，其它實施在下面的權利要求范圍之內。
【權利要求】
1.一種半導體器件，包括: 半導體襯底，其包括形成于其中的溝槽； 在所述溝槽內側形成的底電極； 在所述溝槽內側和所述底電極上方形成的頂電極；和 使所述頂電極隔離于所述底電極的絕緣層，所述頂電極具有不平坦下表面。
2.根據權利要求1所述的半導體器件，其中所述頂電極的所述不平坦下表面朝所述溝槽的中央部傾斜；所述底電極的上表面朝所述溝槽的所述中央部傾斜；并且所述頂電極的上表面朝所述溝槽的所述中央部傾斜。
3.根據權利要求1所述的半導體器件，其中所述頂電極的所述不平坦下表面包括朝所述底電極的不平坦上表面突出的彎曲表面或V形表面。
4.根據權利要求1所述的半導體器件，其中所述底電極的上表面具有朝所述溝槽的底表面凹陷的中央區域。
5.根據權利要求1所述的半導體器件，其中所述底電極包含未摻雜的多晶硅，所述頂電極包含摻雜的多晶硅。
6.根據權利要求1所述的半導體器件，還包括: 在所述溝槽的底表面和下側壁上形成的犧牲層； 在所述溝槽中的所述頂電極上方形成的掩埋層；和 在所述掩埋層上方形成的金屬阻擋層。
7.根據權利要求6所述的半導體器件，其中所述掩埋層包含高溫低壓沉積(LPCVD)氧化物層、硼磷硅酸鹽玻璃(BPSG)、磷硅酸鹽玻璃(PSG)或四乙氧基硅烷(TEOS)膜中的至少之一 O
8.根據權利要求6所述的半導體器件，其中所述金屬阻擋層包含鈦(Ti)或氮化鈦(TiN)中的至少之一。
9.根據權利要求6所述的半導體器件，其中所述金屬阻擋層具有多層結構。
10.根據權利要求6所述的半導體器件，還包括在所述金屬阻擋層上形成的金屬電極，所述金屬電極包含鋁(Al)。
11.根據權利要求6所述的半導體器件，其中所述金屬阻擋層形成為經由在所述絕緣層中形成的接觸孔與所述半導體襯底接觸。
12.根據權利要求11所述的半導體器件，其中所述半導體襯底在形成所述接觸孔的位置處包括: 接觸所述金屬阻擋層的P型的體接觸區； 接觸所述金屬阻擋層且形成為與所述P型的體接觸區相鄰的一個或更多個N型源極區，所述一個或更多個N型源極區具有與所述P型的體接觸區不同的摻雜特性； 在所述N型源極區和所述P型的體接觸區的下部形成的本體層； 在所述本體層的下部形成的外延層。
13.根據權利要求12所述的半導體器件，其還包括: 在所述頂電極上方形成的金屬電極；和 形成在所述半導體襯底中以在所述金屬電極和所述N型源極區之間形成溝道的漏極區。
14.根據權利要求1所述的半導體器件，其中所述絕緣層包含: 在所述底電極的所述上表面上形成的多晶硅氧化物層；和 在所述溝槽的側壁上形成的柵極氧化物層。
15.根據權利要求14所述的半導體器件，其中所述多晶硅氧化物層包括在所述底電極的所述上表面上形成的不平坦表面。
16.根據權利要求14所述的半導體器件，其中所述多晶硅氧化物層在所述底電極的上表面的氧化期間形成，并且所述柵極氧化物層在所述半導體襯底的氧化期間形成。
17.根據權利要求14所述的半導體器件，還包括所述底電極的在所述溝槽內的側壁上形成的側壁氧化物層。
18.根據權利要求17所述的半導體器件，其中所述多晶硅氧化物層的厚度等于或大于所述柵極氧化物層的厚度，并且所述側壁氧化物層的厚度比所述多晶硅氧化物層和所述柵極氧化物層的厚度大。
19.根據權利要求17所述的半導體器件，還包括在所述底電極的下表面上形成的犧牲底部氧化物層，所述側壁氧化物層的厚度比所述犧牲底部氧化物層的厚度大。
20.一種制造半導體器件的方法，其包括: 在半導體襯底中形成溝槽；以及 在所述溝槽內側形成底電極和頂電極，在所述底電極和所述頂電極之間設置絕緣層， 其中所述底電極的上表面具有不平坦表面。
21.根據權利要求20所述的方法，其中所述頂電極的下表面是彎曲的或V形的，并且所述頂電極的上表面是彎曲的或V形的。
22.根據權利要求20所述的方法，還包括: 在所述溝槽中形成所述底電極之前在所述溝槽的底表面和下部側壁上形成犧牲層， 在所述溝槽內的所述頂電極上方形成掩埋層；以及 在所述掩埋層上方形成 金屬阻擋層， 其中所述掩埋層的形成包括形成以下中的至少之一:高溫低壓沉積(LPCVD)氧化物層、硼磷硅酸鹽玻璃(BPSG)、磷硅酸鹽玻璃(PSG)或四乙氧基硅烷(TEOS)膜。
【文檔編號】H01L29/78GK103633144SQ201310367330
【公開日】2014年3月12日 申請日期:2013年8月21日 優先權日:2012年8月23日
【發明者】申鉉光 申請人:美格納半導體有限公司