電阻結構體、集成電路以及電阻結構體的制造方法
【專利摘要】本發明涉及電阻結構體、集成電路以及電阻結構體的制造方法。能夠防止由半導體基板與電阻元件之間的電位差引起的該電阻元件的電阻值變動，并且不會伴隨占有面積的擴大而抑制該電阻元件的電阻值偏差。電阻結構體的n阱（11）被設置在半導體基板10的表層部。矩形形狀的第1電阻元件（21）和第2電阻元件（22）經由絕緣膜（13）而被設置在n阱的上。第1、第2電阻元件被配置成彼此的長邊對置。第1布線（31）與第1電阻元件的一端電連接。第2布線（32）與第2電阻元件的一端電連接。第3布線將第1電阻元件的另一端和第2電阻元件的另一端電連接。n阱與第1～第3布線中的任意一個布線電連接。
【專利說明】電阻結構體、集成電路以及電阻結構體的制造方法
【技術領域】
[0001]本發明涉及電阻結構體、集成電路以及電阻結構體的制造方法。
【背景技術】
[0002]在半導體集成電路中，組合電阻元件、電容器、晶體管等電路元件來構成所希望的電子電路。
[0003]電阻元件中，存在例如由多晶硅構成且在半導體基板上隔著絕緣膜而形成的電阻元件。在這樣的結構中，有時電阻元件的電阻值會隨著半導體基板與電阻元件之間的電位差而變化。例如，在電阻元件rl被附加電壓V1、半導體基板被固定在接地電位的情況下，若電壓Vl變動則半導體基板與電阻元件rI之間的電位差變動，從而電阻元件rl的電阻值發生變化。例如，在根據分壓電路、放大電路以及電平移動電路等的電阻比而規定了輸出電壓的電子電路中，存在電阻比隨著外加電壓而變動以導致輸出電壓產生誤差的可能性。
[0004]在專利文獻I中公開有能夠抑制由于半導體基板與電阻元件之間的電位差而引發的電阻值變動的電阻元件。即，在上述專利文獻I中，公開了一種電阻結構體，其具備:經由絕緣層而形成于半導體基板的電阻元件層、與該電阻元件層的一個端部導通的第I電極、與電阻元件的另一個端部導通的第2電極以及在電阻元件層的下部經由絕緣層鄰接且相互分離的第I導電層以及第2導電層，第I導電層以第I電極的電位被施加偏壓，第2導電層以第2電極的電位被施加偏壓。根據這樣的構成，能夠通過第I導電層和第2導電層抑制由半導體基板與電阻元件層之間的電位差引起的電阻值的變化。
[0005]專利文獻1:日本特開2012 - 109535號公報
[0006]在上述的專利文獻I所記載的電阻結構體中，在第I導電層與第2導電層之間的縫隙中，電阻元件與半導體基板鄰接。由此，抑制由半導體基板層與電阻元件之間的電位差引起的該電阻元件的電阻值的變動的效果減退。即，假定專利文獻I所記載的第I導電層和第2導電層在CMOS半導體集成電路中由阱層而實現，該情況下，為了使第I導電層和第2導電層不發生短路而在它們之間設置數Pm至數十ym左右的縫隙。在該縫隙中，電阻元件層有可能受由與半導體基板之間的電位差引起的電場的影響而電阻值發生變化。
[0007]另外，一般公知在將該電阻元件的寬度尺寸設為W、將長度尺寸設為L時，電阻元件的電阻值的偏差與I / (LXW) 1/2成比例。即，若電阻元件的面積小，則電阻值的偏差變大，其結果，電阻比精度降低。因此，為了抑制電阻元件的偏差而提高電阻比精度，需要將電阻元件的長度尺寸L和寬度尺寸W增大某種程度。然而，如上述專利文獻I記載，在使用導電層來避免由電阻元件與半導體基板之間的電位差引起的電阻值變動的構成中，由于需要在導電層的形成區域上配置電阻元件，所以難以使電阻元件的長度尺寸L、寬度尺寸W充分增大。即，在以往的結構中，在想要確保電阻元件的長度尺寸L、寬度尺寸W以使電阻值偏差減小的情況下，需要增大導電層的形成區域等的應對。然而，該情況下，會導致包括導電層的電阻結構體的占有面積增大。
【發明內容】

[0008]本發明是鑒于上述問題而完成的，目的在于提供能夠防止由半導體基板與電阻元件之間的電位差引起的該電阻元件的電阻值變動、并且能夠不伴隨占有面積的增大而抑制該電阻元件的電阻值偏差的電阻結構體以及其制造方法。
[0009]本發明的電阻結構體包括:設置于半導體基板的表層部的導電層；經由絕緣膜而被設置在上述導電層上的具有長邊和短邊的第I電阻元件；經由上述絕緣膜而被設置在上述導電層上的具有長邊和短邊的第2電阻元件，該第2電阻元件被配置成長邊與上述第I電阻元件的長邊對置；與上述第I電阻元件的一端電連接的第I布線；與上述第2電阻元件的一端電連接的第2布線；將上述第I電阻元件的另一端與上述第2電阻元件的另一端電連接的第3布線以及將上述第I布線、上述第2布線以及上述第3布線中的任意一個布線和上述導電層電連接的連接部。
[0010]另外，本發明的集成電路是包括多個上述電阻結構體的集成電路，包括分別將由上述第I電阻元件和上述第2電阻元件構成的合成電阻元件串聯連接而構成的第I合成電阻和第2合成電阻。
[0011]另外，本發明的電阻結構體的制造方法包括:在半導體基板的表層部形成導電層的工序；在上述導電層上形成絕緣膜的工序；在上述絕緣膜上形成具有長邊和短邊的第I電阻元件的工序；在上述絕緣膜上形成具有長邊和短邊的第2電阻元件的工序，該第2電阻元件的長邊與上述第I電阻元件的長邊對置；形成與上述第I電阻元件的一端電連接的第I布線的工序；形成與上述第2電阻元件的一端電連接的第2布線的工序；形成將上述第I電阻元件的另一端和上述第2電阻元件的另一端電連接的第3布線的工序；以及形成將上述第I布線、上述第2布線以及上述第3布線中的任意一個和上述導電層的連接部電連接的工序。
[0012]根據本發明的電阻結構體及其制造方法，能夠防止由半導體基板與電阻元件之間的電位差引起的該電阻元件的電阻值變動，并且能夠不伴隨占有面積的增大而抑制該電阻元件的電阻值偏差。
【專利附圖】

【附圖說明】
[0013]圖1 (a)是本發明的第I實施方式的電阻結構體的俯視圖，圖1 (b)是沿圖1 (a)中的Ib — Ib線的剖視圖。
[0014]圖2 (a)?圖2 (C)是表示本發明的第I實施方式的電阻結構體的制造方法的俯視圖，圖2 Cd)?圖2 Cf)是分別沿圖2 Ca)?圖2 (c)中的2d — 2d線、2e — 2e線以及2f — 2f線的剖視圖。
[0015]圖3 (a)?圖3 (C)是表示本發明的第I實施方式的電阻結構體的制造方法的俯視圖，圖3 Cd)?圖3 Cf)是分別沿圖3 Ca)?圖3 (c)中的3d — 3d線、3e — 3e線以及3f — 3f線的剖視圖。
[0016]圖4 (a)?圖4 (C)是表示本發明的第I實施方式的電阻結構體的制造方法的俯視圖，圖4 Cd)?圖4 Cf)是分別沿圖4 Ca)?圖4 (c)中的4d — 4d線、4e — 4e線以及4f — 4f線的首I]視圖。
[0017]圖5 (a)是本發明的比較例的電阻結構體的俯視圖，圖5 (b)是沿圖5 Ca)中的5b — 5b線的剖視圖。
[0018]圖6 (a)是本發明的第2實施方式的電阻結構體的俯視圖，圖6 (b)是沿圖6 (a)中的6b — 6b線的剖視圖。
[0019]圖7 (a)是本發明的第3實施方式的電阻結構體的俯視圖，圖7 (b)是沿圖7 (a)中的7b — 7b線的剖視圖。
[0020]圖8 (a)~圖8 (C)是表示本發明的第3實施方式的電阻結構體的制造方法的剖視圖。
[0021]圖9是表示由本發明的實施方式的多個電阻結構體構成的合成電阻的布局的俯視圖。
[0022]圖10是表示由本發明的實施方式的多個電阻結構體構成的合成電阻的布局的俯視圖。
[0023]圖11 (a)和圖11 (b)是本發明的實施方式的電阻結構體的俯視圖。
[0024]附圖符號說明:1~3...電阻結構體；10...半導體基板；11...η講；12…接觸部；13…第I絕緣膜；14...第2絕緣膜；21...第I電阻兀件；22...第2電阻兀件；23...第3電阻兀件；24...第4電阻兀件；31...第I布線；32...第2布線；33...第3布線；41~45...接觸插通部件。
【具體實施方式】
[0025](第I實施方式 )
[0026]圖1 (a)是表示本發明的第I實施方式的電阻結構體I的構成的俯視圖，圖1 (b)是沿圖1 (a)中的Ib — Ib線的剖視圖。
[0027]半導體基板10由具有P型導電型的硅襯底構成。在半導體基板10的內部的表層部設置有具有η型導電型的島狀的η阱11。η阱構成11本發明中的導電層。
[0028]在η阱11的內部的表層部設置有用于使η阱11和第I布線31接觸的接觸部12。接觸部12例如是比η阱11雜質濃度高的η型區域。
[0029]第I絕緣膜13例如由Si02等絕緣體構成并形成為覆蓋半導體基板10的表面。第I絕緣膜13形成為至少覆蓋η阱11的形成區域。第I絕緣膜13介于第I電阻元件21和第2電阻元件22與η阱11之間，并將它們電絕緣。
[0030]第I電阻元件21和第2電阻元件22由多晶硅等電阻體構成，并被經由第I絕緣膜13而被設置在η阱11上。即，在俯視時，第I電阻元件21和第2電阻元件22被配置成收納在η阱11的形成區域內。
[0031]第I電阻元件21和第2電阻元件22分別有著具有短邊和長邊的矩形形狀。在本實施方式中，第I電阻元件21和第2電阻元件22的短邊方向的長度(寬度尺寸W)彼此相等，此外，長邊方向的長度(長度尺寸L)也彼此相等。換言之，第I電阻元件21和第2電阻元件22具有相同的形狀和尺寸，因此，具有相同的電阻值。此外，一般而言，電阻元件的電阻值由寬度尺寸W與長度尺寸L之比所決定，然而，優選第I電阻元件21與第2電阻元件22在η阱11的形成區域的范圍內形成為具有較大的面積。
[0032]第I電阻元件21和第2電阻元件22隔開規定間隔在它們的短邊方向上并置。更具體而言，第I電阻元件21和第2電阻元件22被配置成第I電阻元件21的一個長邊與第2電阻元件22的一個長邊平行對置且各自的短邊位于同一直線上。
[0033]第2絕緣膜14例如由Si02等絕緣體構成并覆蓋第I電阻元件21和第2電阻元件22的表面。在第2絕緣膜14上設置有形成所希望的圖案的例如，由鋁(Al)等的導電體構成的第I布線31、第2布線32以及第3布線33。
[0034]第I布線31經由貫通第2絕緣膜14的接觸插通部件41與第I電阻元件21的一端電連接。第I布線31還經由貫通第2絕緣膜14和第I絕緣膜13的接觸插通部件42與形成在η阱11內的接觸部12電連接。此外，如圖1所示，通過將接觸部12配置在第I電阻元件21與第I布線31連接側的端部的附近的正下方，能夠使得第I布線31的布局容易。
[0035]第2布線32經由貫通第2絕緣膜14的接觸插通部件43與第2電阻元件22的一端電連接。第3布線33在其一端經由貫通第2絕緣膜14的接觸插通部件44與第I電阻元件21的另一端電連接，并且在其另一端經由貫通第2絕緣膜14的接觸插通部件45與第2電阻元件22的另一端電連接。即，第I電阻元件21和第2電阻元件22通過第3布線33而被串聯連接，并作為一個電阻元件而發揮功能。
[0036]此外，接觸插通部件41?45可以由與第I?第3布線31、32、33相同的材料(例如鋁(Al))所構成，另外，也可以由第I?第3布線31、32、33不同的導電體(例如鎢(W)等)構成。
[0037]另外，在本實施方式中，在與第I電阻元件21與第I布線31連接側的端部相同側的端部呈第2電阻元件22與第2布線32連接的構成，但也在與第I電阻元件21與第I布線31連接側的端部相反側的端部呈第2電阻元件22與第2布線32連接。然而，該情況下，第3布線33的長度變長，其結果為，布線電阻變大。
[0038]接下來，參照圖2?圖4對上述的本發明的第I實施方式的電阻結構體I的制造方法進行說明。
[0039]圖2 (a)?圖2 (C)、圖3 (a)?圖3 (C)以及圖4 (a)?圖4 (C)是表示電阻結構體I的制造方法的俯視圖，圖2 Cd)?圖2 (f)、圖3 Cd)?圖3 Cf)以及圖4 Cd)?圖4 (f)分別是與圖2 (a)?圖2 (C)、圖3 (a)?圖3 (C)以及圖4 (a)?圖4 (C)對應的首1J視圖。
[0040]首先，準備具有P型導電型的硅襯底亦即半導體基板10 (圖2 (a)、圖2 (d))。
[0041]接下來，在半導體基板10上形成光刻膠(未圖示)并利用公知的光刻技術在與該光刻膠的η阱11的形成區域對應的位置形成開口部。接下來，經由該光刻膠掩模向半導體基板10的表面離子注入磷(P)等的η型雜質。之后，通過對半導體基板10實施熱處理來使注入的磷(P)向半導體基板10的深度方向擴散。由此，在半導體基板10的表層部形成作為導電層的η阱11 (圖2 (b)、圖2 (e))。
[0042]接下來，在形成有η阱11的半導體基板10上形成光刻膠(未圖示)并利用公知的光刻技術在與該光刻膠的接觸部12的形成區域對應的位置形成開口部。接下來，經由該光刻膠掩模向半導體基板10的表面離子注入砷(As)等η型雜質。該離子注入是以比之前的η阱11的形成時高的劑量實施離子注入。由此，在η阱11內的表面形成高濃度的接觸部12 (圖 2 (C)、圖 2 (f))0
[0043]此外，需要以從η阱11的端部到接觸部12之間的距離不低于規定的設計基準值的方式來決定η阱11的尺寸和接觸部12的配置。在本實施方式中，接觸部12被配置成在第I電阻元件21和第2電阻元件22的短邊方向上位于阱11的中央，以從η阱11的各端部到接觸部12之間的距離分別成為滿足設計基準值的值a的方式來決定η阱11的尺寸。因此，若將接觸部12的上述短邊方向上的尺寸設為b，則各電阻元件的短邊方向上的η阱11的最小寬度尺寸X能夠表示為X = 2a + b。這樣，能夠由接觸部12的寬度b和設計基準值a來規定η講11的最小的寬度尺寸X。
[0044]接下來，例如利用將硅烷(SiH4)氣體和氧氣(O2)作為材料氣體使用的CVD (化學氣相生長)來形成由覆蓋半導體基板10的表面全體的SiO2構成的第I絕緣膜13 (圖3 (a)、圖3⑷)。
[0045]接下來，例如利用在氮氣(N2)環境中使硅烷(SiH4)熱分解來進行成膜的CVD來在第I絕緣膜13上形成多晶硅膜。接下來，通過使用公知的光刻技術來對該多晶硅膜進行圖案化，從而形成具有彼此相同尺寸和相同形狀的第I電阻元件21和第2電阻元件22。在俯視面觀察，第I電阻元件21和第2電阻元件22被配置成在η阱11的形成區域內。另外，第I電阻元件21和第2電阻元件22被并列配置成彼此的長邊平行對置(圖3 (b)、圖3 (e))。
[0046]接下來，例如利用將硅烷(SiH4)氣體和氧氣(O2)作為材料氣體使用的CVD來形成由覆蓋第I電阻元件21和第2電阻元件22的Si02構成的第2絕緣膜14 (圖3 (C)、圖3⑴)。
[0047]接下來，在第2絕緣膜14的表面形成具有規定開口圖案的光刻膠掩模(未圖示)，通過經由該光刻膠掩模對第I絕緣膜13和第2絕緣膜14實施干式蝕刻處理來形成從第2絕緣膜14的表面到達第I電阻元件21的兩端、第2電阻元件22的兩端以及接觸部12的接觸孔51?55 (圖4 (a)、圖4⑷)。
[0048]接下來，利用將六氟化鎢(WF6)氣體作為材料氣體使用的CVD在第2絕緣膜14上使鎢(W)堆積。此時，接觸孔51?55的內部也充填有鎢(W)。之后，利用CMP (化學機械式研磨)除去在第2絕緣膜14上堆積的鎢(W)。由此，形成與第I電阻元件21電連接的接觸插通部件41和44、與第2電阻元件22電連接的接觸插通部件43和45、與接觸部12電連接的接觸插通部件42 (圖4 (b)、圖4 (e))。此外，可以在第2絕緣膜14上堆積鎢(W)之前用TiN膜等覆蓋接觸孔51?55的內壁，以使接觸插通部件41?45與第I絕緣膜13以及第2絕緣膜14之間的緊貼性提高。
[0049]接下來，利用濺射法等在第2絕緣膜14上堆積鋁(Al)。之后，通過利用公知的光刻技術將該Al膜圖案化來形成與接觸插通部件41和42電連接的第I布線31、與接觸插通部件43電連接的第2布線32、與接觸插通部件44和45電連接的第3布線33 (圖4 (C)、圖4 (f))。通過經過以上的各工序，完成本實施方式的電阻結構體I。
[0050]在本實施方式的電阻結構體I中，考慮對第I布線31施加電位V1、對第2布線32施加電位V2的情況。若對第I布線31施加電位VI，則第I電阻元件21的一端經由接觸插通部件41被施加電位VI。另一方面，若對第2布線32施加電位V2，則第2電阻元件22的一端經由接觸插通部件43被施加電位V2。另外，η阱11經由接觸插通部件42被施加電位VI。這樣，由于第I布線31與第I電阻元件21和η阱11電連接，所以η阱11的電位與被施加于第I電阻元件21的電位的變化連動地變化。因此，第I電阻元件21與第I布線31的連接部與η阱11的電位差總是為零。
[0051]這樣，根據本實施方式的電阻結構體1，由于在第I電阻元件21與第2電阻元件22的下方延伸的η阱11的電位與被施加于第I電阻元件21的電位的變化連動地變化，所以即使在被施加于第I布線31的電位Vl發生變化的情況下，也能夠抑制給第I電阻元件21和第2電阻元件22帶來電場影響的變化。由此，能夠抑制第I電阻元件21和第2電阻兀件22的電阻值的變動。例如，若將本實施方式的電阻結構體I應用于被施加于第I布線31的電位Vl與被施加于第2布線32的電位V2之差總是大致恒定的電路，則能夠使基于施加電位Vl和V2的變動而引起的第I電阻元件21和第2電阻元件22的電阻值的變動大致為零。
[0052]另外，根據本實施方式的電阻結構體1，第I電阻元件21與第2電阻元件22被規定了配置和尺寸以使得第I電阻元件21與第2電阻元件22在η阱11的形成區域內。SP，不存在第I電阻元件21和第2電阻元件22與半導體基板10鄰接的區域。因此，與以往的具有電阻元件與半導體基板鄰接的部分的結構相比，能夠提高抑制由施加電位的變動而引起的電阻元件的電阻值的變動的效果。
[0053]圖5 (a)是比較例的電阻結構體100的俯視圖，圖5 (b)是沿圖5 (a)中的5b —5b線的剖視圖。此外，在圖5 (a)和圖5 (b)中，對與本發明的第I實施方式的電阻結構體I相同的構成要素賦予相同的參照附圖標記。
[0054]比較例的電阻結構體100的層疊結構與上述的本發明的第I實施方式的電阻結構體I相同。電阻結構體100在η阱11上設置的電阻元件為一個這點上與本發明的第I實施方式的電阻結構體I不同。換言之，比較例的電阻結構體100在與本發明的第I實施方式的電阻結構體I相同的層疊結構中由單一的電阻元件200得到所希望的電阻值。電阻元件200與第I電阻元件21和第2電阻元件22同樣，被決定了尺寸和配置以使得電阻元件200在η阱11的形成區域內。
[0055]如上所述，電阻元件的電阻值由其寬度尺寸W與長度尺寸L之比決定，為了得到較大的電阻值需要增大L / W的值。然而，電阻元件的長度尺寸L被η阱11的大小限制。因此，如比較例的電阻結構體100那樣，在電阻元件為單一構成的情況下，為了得到較大的電阻值必須減小電阻元件的寬度尺寸W。如上所述，由于電阻元件的電阻值的偏差與I /(LXW) 1/2成比例，所以若電阻元件的寬度尺寸W變小則電阻值的偏差變大。其結果為，相同結構的其他電阻元件之間的電阻比的精度下降。另外，根據本發明的發明人們的調查，已知若電阻元件的電阻值的偏差變大，則該電阻元件的溫度系數的偏差也變大。即，若電阻元件的電阻值的偏差變大，則伴隨溫度變動的電阻比的變動幅度變大。這樣，在η阱11上具有單一電阻元件200的電阻結構體100中，難以增大電阻元件200的面積，從而難以減小電阻值、電阻比的偏差。
[0056]另外，如上所述，η阱11的最小的寬度尺寸X由接觸部12的寬度b和設計基準值a所規定。換言之，η阱11與電阻元件200的寬度尺寸W無關而形成為具有恒定的寬度尺寸。因此，在電阻元件200的短邊方向的兩側延伸有較大的η阱11的形成區域。這樣，在比較例的電阻結構體100中，電阻元件200未成為有效運用η阱11的形成區域的布局。
[0057]另一方面，在本發明的第I實施方式的電阻結構體I中，構成為通過將第I電阻元件21和第2電阻元件22串聯連接的合成電阻得到所希望的電阻值。而且，彼此具有矩形形狀的第I電阻元件21和第2電阻元件22在η阱11的形成區域上在短邊方向上并置。通過這樣布局第I電阻元件21和第2電阻元件22，能夠使第I電阻元件21和第2電阻元件22各自的寬度尺寸W大于比較例的電阻元件200，能夠使包括第I電阻元件21和第2電阻元件22的合成電阻元件全體的面積大于比較例的電阻元件200。這樣，通過將設置在η阱11上的電阻元件分割為多個電阻元件，并將分割后的多個電阻元件在各自的短邊方向上并置，能夠成為有效運用η阱11的形成區域的布局。
[0058]因此，根據本發明的第I實施方式的電阻結構體1，能夠不伴隨η阱11的面積擴大而增大包括第I電阻元件21和第2電阻元件22的合成電阻元件全體的面積，由此，由能夠使第I電阻元件21和第2電阻元件22構成的合成電阻元件的電阻值的偏差小于比較例的電阻元件200。其結果為，還能夠抑制溫度系數的偏差，能夠提高與其他電阻元件之間的電阻比的精度。
[0059]此外，在本實施方式中，舉例說明經由接觸插通部件42將η阱11和第I布線31電連接的構成，但也可以是經由接觸插通部件將η阱11和第2布線32電連接的構成。
[0060](第2實施方式)
[0061]圖6 (a)是表示本發明的第2實施方式的電阻結構體2的構成的俯視圖，圖6 (b)是沿圖6 (a)中的6b — 6b線的剖視圖。此外，在圖6中對與第I實施方式的電阻結構體I相同的構成要素賦予相同的參照附圖標記。
[0062]圖6 (b)所示本實施方式的電阻結構體2具有與上述的第I實施方式的電阻結構體I相同的層疊結構。另外，第I電阻元件21和第2電阻元件22的尺寸、形狀以及配置與上述的第I實施方式的電阻結構體I相同。即，第I電阻元件21和第2電阻元件22分別有著具有短邊和長邊的矩形形狀。在本實施方式中，第I電阻元件21的短邊方向的長度(寬度尺寸W)與第2電阻元件22的寬度尺寸W彼此相等，且第I電阻元件21的長邊方向的長度(長度尺寸L)與第2電阻元件22的長度尺寸L彼此相等。換言之，第I電阻元件21與第2電阻元件22具有相同的形狀、尺寸以及相同的電阻值。另外，第I電阻元件21和第2電阻元件22隔開規定的間隔在它們的短邊方向上并置。
[0063]第I布線31經由貫通第2絕緣膜14的接觸插通部件41與第I電阻元件21的一端電連接。第2布線32經由貫通第2絕緣膜14的接觸插通部件43與第2電阻元件22的一端電連接。第3布線33在其一端經由貫通第2絕緣膜14的接觸插通部件44與第I電阻元件21的另一端電連接，并且在其另一端經由貫通第2絕緣膜14的接觸插通部件45與第2電阻元件22的另一端電連接。即，第I電阻元件21與第2電阻元件22通過第3布線33串聯連接并作為一個電阻元件而發揮功能。第3布線33還經由貫通第2絕緣膜14和第I絕緣膜13的接觸插通部件42與形成在η阱11內的接觸部12電連接。這樣，在本實施方式的電阻結構體2中，η阱11被電連接在第I電阻元件21和第2電阻元件22的連接點。
[0064]在本實施方式的電阻結構體2中，考慮第I布線31被施加電位V1、第2布線32被施加電位V2的情況。若第I布線31被施加電位VI，則第I電阻元件21的一端經由接觸插通部件41被施加電位VI。另一方面，若第2布線32被施加電位V2則第2電阻元件22的一端經由接觸插通部件43被施加電位V2。由于第I電阻元件21的電阻值與第2電阻元件22的電阻值彼此相等，所以第3布線33的電位成為(VI +V2) / 2。由于η阱11經由接觸插通部件42與第3布線33電連接，所以η阱11的電位成為(VI + V2) / 2。因此，第I電阻元件21與第3布線33的連接部與η阱11之間的電位差總是為零。另外，第I電阻元件21與第I布線31的連接部與η阱11之間的電位差總是為(VI — V2) / 2。同樣地，第2電阻元件22與第3布線33的連接部與η阱11之間的電位差總是為零。另外，第2電阻元件22與第2布線32的連接部與η阱11之間的電位差總是為(VI — V2) / 2。
[0065]這樣，根據本實施方式的電阻結構體2，由于η阱11被設定為施加于第I電阻元件21的電位Vl與施加于第2電阻元件22的電位V2的中間電位(VI + V2) / 2，所以能夠使第I電阻元件21和第2電阻元件22與η阱11之間的電位差的最大值約為第I實施方式時的一半。由此，能夠更加提高抑制由施加于第I電阻元件21和第2電阻元件22的電位Vl和V2的變動而引起的這些電阻元件的電阻值的變動的效果。
[0066]另外，根據本實施方式的電阻結構體2，能夠與第I實施方式的電阻結構體I同樣地、不伴隨η阱11的面積的擴大而增大包括第I電阻元件21和第2電阻元件22的合成電阻元件全體的面積，由此，能夠使該合成電阻元件的電阻值的偏差小于比較例的單一構成的電阻元件200。其結果為，還能夠抑制溫度系數的偏差，并且能夠提高與其他電阻元件的電阻比的精度。
[0067](第3實施方式)
[0068]圖7 (a)是表示本發明的第3實施方式的電阻結構體3的構成的俯視圖，圖7 (b)是沿圖7 (a)中的7b - 7b線的剖視圖。此外，在圖7中，對與第1、第2實施方式的電阻結構體1、2相同的構成要素賦予相同的參照附圖標記。
[0069]本實施方式的電阻結構體3在還包括在第I電阻元件21和第2電阻元件22的外側以夾著這些電阻元件的方式設置的第3電阻元件23和第4電阻元件24這點上與上述的第2實施方式的電阻結構體2不同。
[0070]第3電阻元件23和第4電阻元件24由與第I電阻元件21和第2電阻元件22相同的多晶硅構成，并分別有著矩形形狀。在本實施方式中，第3電阻元件23和第4電阻元件24的長邊的長度(長度尺寸L)與第I電阻元件21和第2電阻元件22的長邊的長度(長度尺寸L)相等。另一方面，能夠使第3電阻元件23和第4電阻元件24的短邊的長度(寬度尺寸W)小于第I電阻元件21和第2電阻元件22的短邊的長度(寬度尺寸W)。
[0071]第3電阻元件23與第I電阻元件21鄰接且被設置成其長邊與第I電阻元件21的長邊平行地對置。同樣地，第4電阻元件24與第2電阻元件22鄰接且被配置成其長邊與第2電阻元件22的長邊平行地對置。另外，第3電阻元件23與第I電阻元件21的間隔dl和第I電阻元件21與第2電阻元件22的間隔d2相等。另外，第4電阻元件24與第2電阻元件22的間隔d3和第I電阻元件21與第2電阻元件22的間隔d2相等。即，在本實施方式中，按照使dl = d2 = d3成立的方式決定各電阻元件間的間隔。另外，第3電阻元件23和第4電阻元件24未連接用于向它們施加電位的布線等。即，第3電阻元件23和第4電阻元件24是未作為電路元件發揮功能的所謂的虛設電阻元件。
[0072]以下，對具有上述構成的本實施方式的電阻結構體3的制造方法進行說明。此外，由于直到在第I絕緣膜13上形成構成第I?第4電阻元件21?24的多晶硅膜為止的工序與上述的第I實施方式相同，故參照圖8對多晶硅膜的成膜以后的工序進行說明。圖8是表示電阻結構體3的制造方法的圖、是表示與圖7 (b)相同的剖面的剖視圖。
[0073]在形成第I絕緣膜13之后，例如利用在氮氣(N2)環境中使硅烷(SiH4)氣體熱分解來進行成膜的CVD來在第I絕緣膜13上形成多晶硅膜20 (圖8 (a))。[0074]接下來，通過在多晶硅膜20上形成抗蝕劑膜并對該抗蝕劑膜實施曝光和顯影處理，從而實施圖案化來形成光刻膠掩模50。即，形成有覆蓋多晶娃膜20的表面的與第I電阻元件21的形成區域對應的第I區域Al、與第2電阻元件22的形成區域對應的第2區域A2、與第3電阻元件23的形成區域對應的第3區域A3以及與第4電阻元件24的形成區域對應的第4區域A4的光刻膠掩模50 (圖8 (b))。
[0075]接下來，利用經由光刻膠掩模50的干式蝕刻處理對多晶硅膜20實施圖案化(圖8(c))。利用第2電阻元件22和第3電阻元件23限制了蝕刻離子對第I電阻元件21的長邊側的側面的照射。由此，能夠抑制長邊側的側面的過度蝕刻，并能夠提高寬度尺寸W的精度。同樣地，利用第I電阻元件21和第4電阻元件24限制了蝕刻離子對第2電阻元件22的長邊側的側面的照射。由此,能夠抑制長邊側的側面的過度蝕刻,并能夠提高寬度尺寸W的精度。這樣，通過在第I電阻元件21和第2電阻元件22的外側鄰接地設置虛設的電阻元件亦即第3電阻元件23和第4電阻元件24，能夠提供第I電阻元件21和第2電阻元件22的長邊側的側面的蝕刻的控制性。其結果為，能夠提高第I電阻元件21和第2電阻元件22的圖案化精度，由此能夠提高電阻值的精度。另外，通過使第3電阻元件23與第I電阻元件21之間的間隔dl、第I電阻元件21與第2電阻元件22之間的間隔d2、第2電阻元件22與第4電阻元件24之間的間隔d3彼此相等，能夠均衡地蝕刻第I電阻元件21和第2電阻元件22的長邊側的兩側面，并能夠更加提高蝕刻控制性。以下的制造工序由于與上述的第I實施方式的電阻結構體I相同，故省略其說明。
[0076]這樣，根據本實施方式的電阻結構體3，能夠與第1、第2實施方式的電阻結構體1、2同樣地、不伴隨η阱11的面積的擴大而增大包括第I電阻元件21和第2電阻元件22的合成電阻元件全體的面積，由此，能夠使該合成電阻元件的電阻值的偏差小于比較例的單一構成的電阻元件200。其結果為，還能夠抑制溫度系數的偏差，并能夠提高與其他電阻元件的電阻比的精度。另外，根據本實施方式的電阻結構體3，由于在第I電阻元件21和第2電阻元件22的外側以與它們鄰接的方式設置了第3電阻元件23和第4電阻元件24，所以能夠提高對第I電阻元件21和第2電阻元件22進行圖案化時的蝕刻控制性，能夠減小與這些電阻元件的電阻值的設計值的偏差量。
[0077]此外，在本實施方式中，例示了在上述的第2實施方式的電阻結構體2的構成追加第3電阻元件23和第4電阻元件24的情況，但還可以對第I實施方式的電阻結構體I的構成追加第3電阻元件23和第4電阻元件24。
[0078]圖9和圖10分別例示了組合具有與上述的第3實施方式的電阻結構體3相同的結構的多個電阻結構體而構成2個合成電阻時的布局的俯視圖。
[0079]在圖9所示的例中，6個電阻結構體3a?3f被配置成在沿第I電阻元件21和第2電阻元件22的配列方向排列成一列。在圖9所示的例中，電阻結構體3a的第2布線32與電阻結構體3c的第I布線31電連接，電阻結構體3c的第2布線32與電阻結構體3e的第I布線31電連接。S卩，電阻結構體3a、3c、3e的電阻元件被串聯連接而構成一個合成電阻Rl。同樣地，電阻結構體3b的第2布線32與電阻結構體3d的第I布線31電連接，電阻結構體3d的第2布線32與電阻結構體3f的第I布線31電連接。S卩，電阻結構體3b、3d、3f的電阻元件被串聯連接而構成一個合成電阻R2。合成電阻R1、合成電阻R2例如作為由它們的電阻值之比決定輸出電壓的半導體集成電路的一部分而被組入。此外，合成電阻Rl和合成電阻R2的電阻值可以彼此相同，也可以不同。
[0080]如上所述，根據本發明的實施方式的電阻結構體，由于能夠抑制由第I電阻元件21和第2電阻元件22構成的合成電阻元件的電阻值的偏差和溫度系數的偏差，所以能夠抑制合成電阻Rl和合成電阻R2的電阻值和溫度系數的偏差，因此，也能夠抑制合成電阻Rl與R2的電阻比的偏差。
[0081]另外，構成合成電阻Rl的電阻結構體3a、3c、3e與構成合成電阻R2的電阻結構體3b、3d、3f被交替配置。例如，構成合成電阻R2的電阻結構體3b被配置在構成合成電阻Rl的電阻結構體3a與3c之間。另一方面，構成合成電阻Rl的電阻結構體3c被配置在構成合成電阻R2的電阻結構體3b與3d之間。可認為各電阻結構體的電阻值具備配置依存性。即，存在某電阻結構體與被設置在遠離該電阻結構體的位置的其他電阻結構體具有不同電阻值的情況。通過將構成合成電阻Rl的電阻結構體3a、3c、3e與構成合成電阻R2的電阻結構體3b、3d、3f交替配置，從而能夠吸收電阻值的配置依存性而將合成電阻Rl與合成電阻R2的電阻比保持恒定。
[0082]另一方面，在圖10所示的例中，12個電阻結構體3a?31以3行4列的方式配列。在該例子中，屬于第I列的電阻結構體3a?3c的電阻元件與屬于第3列的電阻結構體3g?3i的電阻元件被串聯連接而構成合成電阻R1，屬于第2列的電阻結構體3d?3f的電阻元件與屬于第4列的電阻結構體3j?31的電阻元件被串聯連接而構成合成電阻R2。合成電阻Rl與合成電阻R2例如作為由它們的合成電阻R1、R2的電阻值之比決定的輸出電壓的半導體集成電路的一部分而被組入。
[0083]這樣，通過將構成合成電阻Rl和R2的多個電阻結構體配置成矩陣狀，從而存在與圖9所示那樣的直線布局相比更易于確保電阻結構體的配置空間這一優點。
[0084]另外，通過將構成合成電阻Rl的電阻結構體的列與構成合成電阻R2的電阻結構體的列交替配置，從而與圖9的布局同樣地能夠吸收各電阻結構體的電阻值的配置依存性的影響，并能夠將合成電阻Rl與R2的電阻比保持恒定。
[0085]此外，還能夠將圖9、圖10所示的布局用于第1、第2實施方式的電阻結構體1、2。
[0086]另外，在上述的各實施方式中例示了在η阱11上形成第I電阻元件21和第2電阻元件22的情況，但也可以在η阱11上設置3個以上的電阻元件。
[0087]另外，在上述的各實施方式中，例示了將第I電阻元件21和第2電阻元件22形成為相同形狀、相同尺寸，并具有相同的電阻值的情況，但也可以將第I電阻元件21和第2電阻元件22以彼此不同的形狀、尺寸形成、具有彼此不同的電阻值。
[0088]另外，在上述的各實施方式中，例示了在P型半導體基板10上形成η阱11，并在η阱11上經由第I絕緣膜13形成第1、第2電阻元件21、22的情況，但能夠適當地變更半導體基板和阱區域的導電型。另外，也可以使其成為在η阱11內進一步形成P阱的阱中阱(well in well)結構，并在該p阱上形成第I電阻元件21和第2電阻元件22。
[0089]另外，在上述的各實施方式中，例示了在η阱11內設置I個接觸部12的情況，但也可以構成為在η阱11內設置多個接觸部12，經由布線和接觸插通部件對各接觸部12施加相同的電位。通過這樣從多個位置對η阱11施加電位能夠使η阱11內的電位分布均勻。
[0090]另外，在上述的各實施方式中，使第I電阻元件21和第2電阻元件22的形狀為矩形形狀，但并不局限于此。第I電阻元件21和第2電阻元件22只要是能夠確定全體長邊方向的呈細長形狀即可，例如可以如圖11 (a)所示那樣具有曲線部分。另外，也可以如圖11 (b)所示那樣具有凸部。
[0091]另外，在上述的各實施方式中，例示了使用CMOS工藝形成電阻結構體的情況，但也能夠使用雙極型。該情況下，作為導電層，能夠使用外延層來代替上述的η阱11，并利用元件分離區域對其進行絕緣分離來實現。
[0092]另外，參照圖2?圖4對電阻結構體I的制造方法進行了說明，并非限定了所涉及的制造工序，能夠適當地變更使用的材料、成膜方法以及工序順序等。
【權利要求】
1.一種電阻結構體,其特征在于,包括: 導電層，其被設置于半導體基板的表層部； 第1電阻元件，其經由絕緣膜被設置在所述導電層上且具有長邊和短邊； 第2電阻元件，其經由所述絕緣膜被設置在所述導電層上且具有長邊和短邊，所述第2電阻元件被配置成該第2電阻元件的長邊與所述第I電阻元件的長邊對置； 第I布線，其與所述第I電阻元件的一端電連接； 第2布線，其與所述第2電阻元件的一端電連接； 第3布線，其將所述第I電阻元件的另一端和所述第2電阻元件的另一端電連接；以及連接部，其將所述第I布線、所述第2布線以及所述第3布線中的任意一個布線和所述導電層電連接。
2.根據權利要求1所述的電阻結構體，其特征在于， 還包括第3電阻元件和第4電阻元件，所述第3電阻元件和第4電阻元件具有長邊和短邊，且被設置成將所述第I電阻元件和所述第2電阻元件夾在中間， 所述第3電阻元件以該第3電阻元件的長邊與所述第I電阻元件的長邊對置的方式與所述第I電阻元件鄰接而配置， 所述第4電阻元件以該第4電阻元件的長邊與所述第2電阻元件的長邊對置的方式與所述第2電阻元件鄰接而配置。
3.根據權利要求2所述的電阻結構體，其特征在于， 所述第3電阻元件與所述第I電阻元件之間的間隔和所述第4電阻元件與所述第2電阻元件之間的間隔與所述第I電阻元件與所述第2電阻元件之間的間隔相同。
4.根據權利要求2或者3所述的電阻結構體，其特征在于， 所述第3電阻元件和所述第4電阻元件與其他部分非電連接。
5.根據權利要求1~4中的任意一項所述的電阻結構體，其特征在于， 所述第I電阻元件與所述第2電阻元件具有相同形狀和尺寸。
6.一種集成電路，其特征在于，是包括多個權利要求1~5中的任意一項所述的電阻結構體的集成電路， 包括分別將由所述第I電阻元件和所述第2電阻元件構成的合成電阻元件串聯連接而構成的第I合成電阻和第2合成電阻。
7.根據權利要求6所述的集成電路，其特征在于， 構成所述第I合成電阻的電阻結構體和構成所述第2合成電阻的電阻結構體被交替配置。
8.—種電阻結構體的制造方法，其特征在于，包括: 在半導體基板的表層部形成導電層的工序； 在所述導電層上形成絕緣膜的工序； 在所述絕緣膜上形成具有長邊和短邊的第I電阻元件的工序； 在所述絕緣膜上形成具有長邊和短邊的第2電阻元件的工序，所述第2電阻元件的長邊與所述第I電阻元件的長邊對置； 形成與所述第I電阻元件的一端電連接的第I布線的工序； 形成與所述第2電阻元件的一端電連接的第2布線的工序；形成將所述第I電阻元件的另一端和所述第2電阻元件的另一端電連接的第3布線的工序；以及 形成將所述第I布線、所述第2布線以及所述第3布線中的任意一個和所述導電層電連接的連接部的工序。
9.根據權利要求8所述的制造方法，其特征在于，包括: 形成所述第I電阻元件和所述第2電阻元件的工序； 在所述絕緣膜上對構成所述第I電阻元件和所述第2電阻元件的電阻體進行成膜的工序; 形成覆蓋所述電阻體的表面的與所述第I電阻元件的形成區域對應的第I區域、與所述第2電阻元件的形成區域對應的第2區域、與所述第I區域隔開規定間隔而鄰接的第3區域以及與所述第2區域隔開規定間隔而鄰接的第4區域的光刻膠掩模的工序；以及經由所述光刻膠掩模來對所述電阻體進行蝕刻的工序。
10.根據權利要求9所述的制造方法，其特征在于， 所述光刻膠掩模的覆蓋所述第3區域的部分與覆蓋所述第I區域的部分的間隔、所述光刻膠掩模的覆蓋所述第I區域的部分與覆蓋所述第2區域的部分的間隔以及所述光刻膠掩模的覆蓋所述第2區域的`部分與覆蓋所述第4區域的部分的間隔彼此相等。
【文檔編號】H01L21/02GK103633072SQ201310367349
【公開日】2014年3月12日 申請日期:2013年8月21日 優先權日:2012年8月21日
【發明者】大竹久雄 申請人:拉碧斯半導體株式會社