用于中間隙半導體設備的金屬柵極結構及其制造方法
【專利摘要】本發明涉及用于中間隙半導體設備的金屬柵極結構及其制造方法，一種基于PFET的半導體柵極結構，其提供用于控制定限電壓的中間隙功函數(在NFET與PFET的功函數之間)，建立該中間隙功函數是藉由包含退火相對厚TiN層以支配以及使整體功函數向下移離開PFET的功函數。該結構有覆蓋高介電常數電介質的PFET基底、一層退火TiN、一層未退火TiN、在該未退火TiN上面的薄阻障層以及在該薄阻障層上面的n型金屬。
【專利說明】用于中間隙半導體設備的金屬柵極結構及其制造方法
【技術領域】
[0001]本發明大體有關于半導體設備的定限電壓(threshold voltage)的控制,且更特別的是，本發明有關于用以控制中間隙半導體設備的定限電壓的柵極結構及其制作方法。
【背景技術】
[0002]在相同的應用中使用多種不同類型的半導體設備，例如晶體管(例如，MOSFET(金屬氧化物半導體場效晶體管))、存儲器及其它類型時，需要不同的定限(亦即，開啟)電壓(Vth)。例如，SRAM(靜態隨機存取存儲器)通常需要相對較高的Vth以減少漏電。作為另一范例，η型及P型邏輯組件通常有相對低但是兩者不同的定限電壓。其它應用可能受益于落在標示η及P型組件之間的Vth ;它們也被稱作“中間隙”設備或組件。
[0003]不過，基于各種理由，已證明操縱Vth的傳統技術有困難。例如，溝道摻雜已用于晶體管來實現想要的Vth。盡管此法用于平面型晶體管令人滿意，然而難以控制三維結構(例如，FinFET)的摻雜能級，而導致Vth的不均勻性。另一種方法是控制功函數或阻障層的厚度。不過，單獨用功函數層厚度或阻障層厚度來控制定限電壓是對于相對小的厚度變化非常敏感。例如，在P型場效晶體管(PFET)中，可用功函數層(例如，氮化鈦(TiN))的厚度來控制定限電壓。
[0004]不過，即使厚度只有數埃的變化也可能造成Vth漂移IOOmV以上。同樣，在η型場效晶體管(NFET)中，經由阻障層(例如，碳化鈦(TiC)、碳化鉭(TaC)或鈦鋁(TiAl))的厚度可控制定限電壓。同樣，數埃的厚度變化導致相當的Vth漂移，以及難以精確地控制阻障層厚度。因此，需要更穩定及較不敏感的方法。

【發明內容】

[0005]在一個態樣，提供一種制造中間隙半導體設備的方法，可克服先前技術的缺點以及有額外優點。該方法包括:提供P型半導體設備，以及沉積第一功函數層于該P型半導體設備上方，該第一功函數層包含過渡金屬氮化物。該方法更包括:退火以建立退火第一功函數層，沉積第二功函數層以及過渡金屬氮化物于該退火第一功函數層上方，以及沉積η型金屬于該第二功函數層上方。
[0006]根據另一態樣，一種中間隙半導體設備，其包含P型半導體設備以及在該P型半導體設備上面的一層退火第一功函數材料，該第一功函數材料包含過渡金屬氮化物，在該層退火功函數材料上方的一層未退火第二功函數材料及過渡金屬氮化物，以及在該層未退火功函數材料上方的一層η型金屬。
[0007]由以下本發明各種態樣結合附圖的詳細說明可明白本發明以上及其它目標、特征及優點。
【專利附圖】

【附圖說明】
[0008]圖1至圖4根據本發明數個態樣圖標基于P型半導體設備的中間隙半導體設備的各種制造階段的一個范例，以及比較η型及P型設備的制造。
[0009]圖5根據本發明數個態樣圖標完成的中間隙半導體設備的一個范例。
[0010]圖6圖標圖2的柵極結構，其具有一層多晶硅附加層。
[0011]符號說明
[0012]100 中間結構
[0013]101 摻雜半導體材料層
[0014]102 PFET 設備
[0015]104 中間隙(基于PFET)設備
[0016]106 NFET 設備
[0017]108 介電材料層
[0018]110 第一功函數層
[0019]111 非晶硅或多晶硅層
[0020]112 第二功函數層
[0021]114 阻障層
[0022]116 η型金屬層
[0023]118 完成的中間隙設備。
【具體實施方式】
[0024]以下用圖標于附圖的非限定性范例更詳細地解釋本發明的數個態樣及其一些特征、優點及細節。省略習知材料、制造工具、加工技術等等的描述以免不必要地模糊本發明的細節。不過，應了解，盡管實施方式及特定范例指出本發明的數個態樣，然而它們皆僅供圖解說明而不是用來限制。熟諳此藝者顯然由本揭示內容可明白在本發明概念的精神及/或范疇內有各種取代、修改、附加及/或配置。
[0025]以下參考為求容易了解而不按照比例繪制的附圖，附圖中相同或類似的組件用相同的組件符號表不。
[0026]對于傳統CMOS設備，η+多晶硅用作NM0SFET的電極，以及P+多晶硅用于PM0SFET，其中NFET有約4.1eV至約4.4eV的可接受功函數，以及PFET有約4.8eV至約5.1eV的可接受功函數。在這兩個功函數范圍之間的是有約4.6eV至約4.7eV的中間隙值的M0SFET。此一中間隙晶體管在CMOS設備(例如，靜態隨機存取存儲器(SRAM))提供更大的均勻性。不過，為了讓這三個設備在相同的整體設備上有不同的定限電壓，需要在NFET與中間隙之間以及在中間隙與PFET之間有約300mV的“緩沖”以減少重疊的風險。換言之，“向上”移離開NFET Vth約300mV，及/或“向下”移離開PFET Vth約相同的數量以實現標示的中間隙范圍。一般而言，若相較于NFET的功函數，相同的材料用于PFET(例如，氮化鈦)提供更穩定函數而更容易控制。盡管此類材料已證明對于PFET設備有良好的帶邊功函數(bandedge work function)以及良好的熱穩定性(在此帶邊功函數應小于4.9eV),然而證明該功函數對于中間隙設備仍然太高。因此，本發明以退火功函數材料來拉低功函數及對應定限電壓以進入中間隙范圍。
[0027]圖1圖標大體以100表示的中間結構的簡化范例，其在半導體設備的柵極堆疊的制造期間得到。此范例包含PFET設備102、NFET設備106及中間隙(基于PFET)設備104。不過，應了解，本發明的焦點為制成的中間隙端設備(參考圖5)。如圖標，該中間結構包含一層摻雜半導體材料(例如，硅)101，其包含三個晶體管。盡管為求簡化而省略及聚焦于柵極結構，然而應了解，這三個設備各有獨立的源極、溝道及漏極。沉積一層介電材料108于摻雜硅上面，亦即，于NFET、PFET及中間隙設備上面。較佳地，該電介質有大于約3.9的高電介質常數k ( 二氧化硅k值等于3.9)，可用適當沉積制程沉積，例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)或其類似者。在特定范例中，該介電材料可包含具有約5埃至約25埃的厚度的材料，例如鉿氧化物(HfO2)、鉿硅氧化物(HfSiO3)或鉿鑭氧化物(HfLaOx)。
[0028]圖2圖標在中間隙設備104的介電層上面的第一功函數層110。當然，在有這三個設備時，初始會經由沉積制程(例如，ALD、CVD或PVD)沉積功函數材料于它們上面。不過，原子層沉積制程為較佳，因為此制程對于三維設備(例如，FinFET)可實現極高的共形沉積以及比其它制程有更好的厚度控制。功函數層包含具有約30埃至約60埃的厚度的適當過渡金屬氮化物為較佳，例如，出于周期表中的第4至6族者，包括，例如，氮化鈦(TiN)、氮化鉭(TaN)、氮化鋁鈦(TiAlN)、氮化鋁鉭(TaAlN)、氮化鈮(NbN)、氮化釩(VN)、氮化鎢(WN)及其類似者。
[0029]然后，退火該功函數層，以400°C至約700°C的溫度為較佳，持續一段所欲時間以分解所產生的氮氣，它會造成功函數下移約300mV，使材料的功函數降到約4.6eV。在功函數材料為TiN時,例如,氮的損失留下富鈦膜(Titanium-rich film)。退火的時間長度會取決于數種情形，例如，功函數層的厚度、所使用的技術、特別是所欲的定限電壓。例如，退火可用短到只有約一分鐘以下的雷射尖峰退火(Laser Spike Annealing),或在其它情況下長達約10小時。可用其它習知技術完成該退火,例如快速熱退火與閃光燈退火。用習知技術可選擇性地蝕刻該退火功函數層以從NFET及PFET上面移除它，留下退火功函數材料的“帽蓋(cap)”于中間隙晶體管上面。
[0030]視需要地，在退火前，用例如化學氣相沉積制程，可形成在圖6中具有約20埃至約400埃的厚度的一層非晶硅或多晶硅111于第一功函數層110上面。該多晶硅層在退火期間用作氧阻障物。在退火后，用習知技術移除該硅層，例如，有含氨化學物的蝕刻劑而不觸及底下的第一功函數層。
[0031]圖3圖標沉積第二功函數層112于在NFET及PFET上方的暴露介電層108上面，以及于退火功函數層110上面。可使用習知沉積制程(例如，ALD、CVD、PVD或其類似者)，然而原子層沉積為較佳。第二功函數層(過渡金屬氮化物為較佳)的厚度可約有20埃至約50埃。應注意，第二功函數層為適當的過渡金屬氮化物也較佳，例如，出于周期表中的第4至6族者，例如，包括TiN、TaN、TiAlN、TaAlN、NbN、VN&WN。選擇性地蝕刻第二功函數層以從NFET上面移除部份該第二功函數層以及暴露底下的介電層。增加不予退火的第二功函數層使P型設備102的功函數增加至約4.9eV。應注意，中間隙設備的功函數大體取決于退火功函數層110，由于它的相對厚度，藉此可最小化其它功函數層(包括容易以其它方式增加功函數者)的影響。
[0032]如圖4所示，防止層相互作用的阻障層114可沉積于在中間隙及PFET設備上方的第二功函數層112上面，以及于在NFET上方的暴露介電層108上面。該阻障層包含氮化物為較佳，例如，TiN或TaN，以及用適當的沉積制程(例如，ALD、PVD、CVD或其類似者)沉積成有例如約10埃的厚度。用適當的沉積制程(例如在前面提到的)，在阻障層上方沉積一層具有約30埃至約70埃的厚度的η型金屬116，例如，TiAlC, TaAlC, TiAl, TaAl, HfAlC,HfAl, Al及Ti，用適當的沉積制程。圖5圖標具有本發明的柵極結構的完成的中間隙設備118。
[0033]盡管本文已描述及圖標本發明的數個態樣，然而熟諳此藝者仍可做出替代態樣以實現相同的目標。因此，希望權利要求可涵蓋落在本發明真正精神及范疇內的所有此類替代態樣。
【權利要求】
1.一種制造中間隙半導體設備的方法，該方法包含: 提供P型半導體設備； 沉積第一功函數層于該P型半導體設備上方，其中，該第一功函數層包含過渡金屬氮化物； 退火該第一功函數層以建立退火第一功函數層； 沉積第二功函數層于該退火第一功函數層上方，其中，該第二功函數層包含過渡金屬氮化物；以及 沉積η型金屬于該第二功函數層上方。
2.根據權利要求1所述的方法，進一步包括:在沉積該第一功函數層之前，沉積至少一個介電層于該P型半導體設備上方以及沉積該第一功函數層于該至少一個介電層上方。
3.根據權利要求2所述的方法，進一步包括:在沉積該η型金屬之前，沉積阻障層于該第二功函數層上方，以及其中該η型金屬沉積于該阻障層上方。
4.根據權利要求3所述的方法，其中，該第一功函數層與該第二功函數層的各者包含TiN, TaN, TiAlN, TaAlN, NbN, VN 及 WN 中的一者。
5.根據權利要求3所述的方法，其中，該P型半導體設備包含P型場效晶體管(PFET)。
6.根據權利要求5所述的方法，其中，該第一功函數層與該第二功函數層包含TiN，以及其中該阻障層具有約10埃的厚度，該η型金屬具有約30埃至約70埃的厚度，該第二 TiN層具有約20埃至約50埃的厚度，以及該退火TiN層具有約30埃至約60埃的厚度。
7.根據權利要求6所述的方法，其中:該介電層包含Hf02、HfSi0x及HfLaOx中的一者；該η型金屬包含TiAlC、TaAlC、TiAl、TaAl、HfAlC、HfAl、Al及Ti中的一者；以及該阻障層包含TiN與TaN中的一者。
8.根據權利要求3所述的方法，其中: 沉積該至少一個介電層包括:沉積該介電層于該P型半導體設備上； 沉積該第一功函數層包括:沉積該第一功函數層于該至少一個介電層上； 沉積該第二功函數層包括:沉積該第二功函數層于該退火第一功函數層上； 沉積該阻障層包括:沉積該阻障層于該第二功函數層上；以及 其中，沉積該η型金屬包括:沉積該η型金屬于該阻障層上。
9.根據權利要求3所述的方法，進一步包括:在退火之前，沉積一層硅于該第一功函數層上方；以及在退火之后和沉積該第二功函數層之前，移除該層硅。
10.根據權利要求1所述的方法，其中，該退火包括:以約400°C至約700°C的溫度退火。
11.一種中間隙半導體設備，包含: P型半導體設備； 在該P型半導體設備上方的一層退火第一功函數材料，其中，該第一功函數材料包含過渡金屬氮化物； 在該層退火功函數材料之上的一層未退火第二功函數材料，其中，該第二功函數材料包含過渡金屬氮化物；以及 在該層未退火功函數材料之上的一層η型金屬。
12.根據權利要求 11所述的中間隙半導體設備，進一步包含:在該P型半導體設備與該第一功函數層之間的至少一個介電層；以及 在該層η型金屬與該層未退火功函數材料之間的阻障層。
13.根據權利要求12所述的中間隙半導體設備，其中，該P型半導體設備包含PFET。
14.根據權利要求13所述的中間隙半導體設備，其中，該第一功函數材料包含TiN、TaN、TiAlN、TaAlN、NbN、VN 及 WN 中的一者。
15.根據權利要求14所述的中間隙半導體設備，其中，該第二功函數材料包含TiN、TaN、TiAlN、TaAlN、NbN、VN 及 WN 中的一者。
16.根據權利要求15所述的中間隙半導體設備，其中，該η型金屬包含TiAlC、TaAlC,TiAl、TaAl、HfAlC、HfAl、Al 及 Ti 中的一者。
17.根據權利要求13所述的中間隙半導體設備，其中: 該 η 型金屬包含 TiAlC, TaAlC, TiAl、TaAl、HfAlC, HfAl、Al 及 Ti 中的一者； 該阻障層包含TiN與TaN中的一者； 該第二功函數材料包含TiN、TaN, TiAlN, TaAlN, NbN, VN及WN中的一者； 該第一功函數材料包含TiN、TaN, TiAlN, TaAlN, NbN, VN及WN中的一者；以及 該介電材料包含Hf02、HfSiOx及HfLaOx中的一者。
18.根據權利要求13所述的中間隙半導體設備，其中: 該至少一個介電層在該P型半導體設備上； 該層退火功函數材料在該至少一個介電層上； 該層未退火功函數材料在該層退火功函數材料上； 該阻障層在該層未退火功函數材料上；以及 該層η型金屬在該阻障層上。
19.根據權利要求12所述的中間隙半導體設備，其中，該中間隙半導體設備包含于靜態隨機存取存儲器(SR AM)中。
【文檔編號】H01L29/49GK103811326SQ201310547473
【公開日】2014年5月21日 申請日期:2013年11月6日 優先權日:2012年11月6日
【發明者】金勳, 崔起植 申請人:格羅方德半導體公司