本發明涉及半導體器件及其制造方法，例如能夠適合應用于具有非易失性存儲器的半導體器件及其制造方法中的技術。

背景技術：

作為具有電可寫入可擦除的非易失性存儲器的存儲單元的半導體器件，廣泛使用在misfet的柵電極的下方具有被氧化膜包圍的導電性的浮動柵電極或者被氧化膜夾著的電荷陷阱絕緣膜的存儲單元。后者被稱為monos(metaloxidenitrideoxidesemiconductor：金屬-氧化物-氮化物-氧化物半導體)型，具有單柵極型單元和分柵型單元，用作微型計算機的非易失性存儲器。

伴隨著微型計算機的功耗降低化、高集成化，在邏輯部中使用具有金屬柵電極及高介電常數膜(high-k膜)的晶體管。已知這種晶體管的形成方法采用的是所謂的后柵極(gatelast)工藝，即，在使用由形成于基板上方的多晶硅膜構成的虛設柵電極來形成源極區域及漏極區域之后，將該虛設柵電極替換為金屬柵電極。

在后柵極工藝中，在各種misfet的源極區域上及漏極區域上形成了硅化物層之后，利用層間絕緣膜覆蓋元件，然后將層間絕緣膜的上表面研磨從而使柵電極的上表面露出。因此，在由半導體膜形成的柵電極的上方形成硅化物層來獲得構成存儲單元的柵電極的情況下，需要在該研磨工序之后再次形成硅化物層。

在專利文獻1(jp特開2014-154790號公報)中公開有，在混合安裝存儲單元、邏輯部的misfet的情況下，形成misfet的源極、漏極區域上的硅化物層，接著，在通過后柵極工藝形成了misfet的金屬柵電極之后，在存儲單元的柵電極上形成硅化物層。另外，作為取代金屬柵電極的技術，已知一種全硅化物柵電極。

在專利文獻2(jp特開2007-335834號公報)中公開有，為了在具有全硅化物柵極的n型fet及p型fet設定恰當的閾值電壓，n型fet在柵極絕緣膜上隔著鋁層設置由鎳含量比硅含量更多的鎳硅化物形成的柵電極。而且，p型fet在柵極絕緣膜上設置由鎳含量比硅含量更多的鎳硅化物形成的柵電極。進一步地，在n型fet及p型fet的源極、漏極區域的表面設有硅化物層。

現有技術文獻

專利文獻

專利文獻1：jp特開2014-154790號公報

專利文獻2：jp特開2007-335834號公報

技術實現要素：

在本申請發明人正在研究的具有非易失性存儲器的半導體器件中，使用后柵極工藝來形成邏輯部的misfet的柵電極。即，在存儲單元及邏輯部的misfet的源極、漏極區域上形成第一硅化物層，在形成了邏輯部的misfet的金屬柵電極之后，在存儲單元的misfet的柵電極上形成有第二硅化物層，第一硅化物層與第二硅化物層具有同樣的組成。

本申請的課題在于，確保半導體器件的信賴性。另外，課題還在于提高半導體器件的性能。

其他的問題和新穎的特征可根據本說明書的描述及附圖而變明朗。

根據一實施方式，misfet具有隔著柵極絕緣膜形成于半導體襯底上方的柵電極和以夾著柵電極的方式形成于半導體襯底內的源極區域及漏極區域。在源極區域及漏極區域的表面形成有第一硅化物層，在柵電極的表面形成有第二硅化物層。第一硅化物層及第二硅化物層由第一金屬和硅構成，并含有與第一金屬不同的第二金屬。而且，第二硅化物層中的第二金屬的濃度低于第一硅化物層中的第二金屬的濃度。

發明的效果

根據一實施方式，能夠確保半導體器件的可靠性能。另外，能夠提高半導體器件的性能。

附圖說明

圖1是一實施方式的半導體器件的主要部分剖視圖。

圖2是一實施方式的半導體器件的制造工序中的主要部分剖視圖。

圖3是接著圖2的半導體器件的制造工序中的主要部分剖視圖。

圖4是接著圖3的半導體器件的制造工序中的主要部分剖視圖。

圖5是接著圖4的半導體器件的制造工序中的主要部分剖視圖。

圖6是接著圖5的半導體器件的制造工序中的主要部分剖視圖。

圖7是接著圖6的半導體器件的制造工序中的主要部分剖視圖。

圖8是接著圖7的半導體器件的制造工序中的主要部分剖視圖。

圖9是接著圖8的半導體器件的制造工序中的主要部分剖視圖。

圖10是接著圖9的半導體器件的制造工序中的主要部分剖視圖。

圖11是接著圖10的半導體器件的制造工序中的主要部分剖視圖。

圖12是接著圖11的半導體器件的制造工序中的主要部分剖視圖。

圖13是接著圖12的半導體器件的制造工序中的主要部分剖視圖。

圖14是接著圖13的半導體器件的制造工序中的主要部分剖視圖。

圖15是接著圖14的半導體器件的制造工序中的主要部分剖視圖。

圖16是接著圖15的半導體器件的制造工序中的主要部分剖視圖。

圖17是接著圖16的半導體器件的制造工序中的主要部分剖視圖。

圖18是接著圖17的半導體器件的制造工序中的主要部分剖視圖。

圖19是接著圖18的半導體器件的制造工序中的主要部分剖視圖。

圖20是接著圖19的半導體器件的制造工序中的主要部分剖視圖。

具體實施方式

以下，基于附圖詳細地說明實施方式。此外，在用于說明實施方式的全部附圖中，對具有相同功能的構件標注相同的附圖標記，省略對其進行重復說明。另外，在以下的實施方式中，除了特別需要時以外，原則上不重復同一或者同樣的部分的說明。

另外，附圖標記“-”和“⁺”表示導電型是n型或者p型雜質的相對濃度，例如在n型雜質的情況下，雜質濃度按照“n^-”、“n⁺”的順序變高。

本實施方式的半導體器件(半導體集成電路器件)是具有非易失性存儲器(非易失性存儲元件、閃存器)的半導體器件，例如微型計算機。在微型計算機中具有cpu(centralprocessingunit，中央處理器)、ram(randomaccessmemory，隨機訪問存儲器)、eeprom(electricallyerasableprogrammablereadonlymemory，電可擦除可編程只讀存儲器)、閃存器及i/o(input/output輸入/輸出)電路等。由于對cpu有高速動作及低功耗等的要求，所以由低電壓(例如，5v以下)驅動及低閾值的低耐壓misfet(misfet：metalinsulatorsemiconductorfieldeffecttransistor，金屬絕緣體半導體)構成。eeprom或者閃存器具有配置為矩陣狀的多個非易失性存儲單元和對非易失性存儲單元實施寫入、擦除、讀出等的控制電路。特別，在寫入、擦除動作中，由于向非易失性存儲單元施加高電壓，所以在控制電路中具有在高電壓(例如，10v以上)下動作的高耐壓misfet。

非易失性存儲器基于以n溝道型misfet為基礎的存儲單元進行說明，但也可以是p溝道型misfet。cpu及控制電路由n溝道型misfet及p溝道型misfet構成，然而，此處，以n溝道型misfet為例進行說明。

<半導體器件的結構>

圖1是本實施方式的半導體器件的主要部分剖視圖。在圖1中，在左側示出存儲單元區域1a，在中央示出外圍電路區域1b，在右側示出外圍電路區域1c。在存儲單元區域1a形成有非易失性存儲器的存儲單元mc，在外圍電路區域1b形成有低耐壓misfet(q1)，而且，在外圍電路區域1c形成有高耐壓misfet(q2)。像這樣，在附圖標記部分不清楚的情況下，給附圖標記加上括號。

如圖1所示，半導體器件形成于半導體襯底sb的主面。在半導體襯底sb是由具有例如1～10ωcm左右的電阻率的p型的單晶硅等形成的半導體晶圓。在本實施方式中，為了使p溝道型misfet高速動作，在單晶硅基板的晶面指數為(100)的面，將p溝道型misfet的溝道方向(連結源極區域與漏極區域的方向)設置為＜110＞或者＜100＞(晶向指數)。另外，將n溝道型misfet的溝道方向(連結源極區域與漏極區域的方向)也設置為＜110＞或者＜100＞。

首先，針對形成于存儲單元區域1a的n溝道型的存儲單元mc的構成進行說明。

在存儲單元區域1a中，半導體器件具有形成于半導體襯底sb的主面的有源區域和元件隔離區域st。元件隔離區域st用于使形成于有源區域的元件(存儲單元)隔離，在元件隔離區域st形成有由氧化硅膜等形成的元件隔離膜。有源區域由元件隔離區域st包圍，有源區域由元件隔離區域st規定，即劃分。雖未圖示，但在存儲單元區域1a中存在多個有源區域，多個有源區域之間被元件隔離區域st電隔離。在存儲單元區域1a，形成有具有p型的導電型的p型阱pw1，在該p型阱pw1配置有多個存儲單元mc。

存儲單元mc是分柵型單元的存儲單元。即，如圖1所示，存儲單元mc形成于p型阱pw1內，具有控制柵電極cg和存儲器柵電極mg。存儲單元mc具有n型的擴展區域(n^-型半導體區域、低濃度區域、雜質擴散區域)ex、n型的擴散區域(n⁺型半導體區域、高濃度區域、雜質擴散區域)df、控制柵電極cg和存儲器柵電極mg。n型的擴展區域ex和n型的擴散區域df具有n型的導電型，該n型的導電型是與p型的導電型相反的導電型。

另外，存儲單元mc具有形成于控制柵電極cg的上表面及存儲器柵電極mg的上表面的硅化物層(柵極硅化物層)s2，并具有形成于擴散區域df的上表面的硅化物層(sd硅化物層)s1。

進一步地，存儲單元mc具有形成于控制柵電極cg與半導體襯底sb(或者p型阱pw1)之間的柵極絕緣膜git、形成于存儲器柵電極mg與半導體襯底sb(或者p型阱pw1)之間、以及形成于存儲器柵電極mg與控制柵電極cg之間的柵極絕緣膜gim。

控制柵電極cg及存儲器柵電極mg以在彼此相對的側面即側壁之間夾著柵極絕緣膜gim的狀態，沿著半導體襯底sb的主面延伸的方式并列配置。控制柵電極cg及存儲器柵電極mg的延伸方向是垂直于圖1的紙面的方向。在垂直于圖1的紙面的方向上配置的多個(例如幾十個～幾百個)存儲單元mc中，控制柵電極cg共同由一體構成。另外，存儲器柵電極mg也與控制柵電極cg同樣地，在多個(例如幾十個～幾百個)存儲單元mc中，共同由一體構成。即，為了使非易失性存儲器高速動作，關鍵在于降低控制柵電極cg及存儲器柵電極mg的電阻。

控制柵電極cg與存儲器柵電極mg兩者之間隔著柵極絕緣膜gim而彼此相鄰，存儲器柵電極mg，在控制柵電極cg的側面上即側壁上隔著柵極絕緣膜gim而形成為側壁間隔件狀。另外，柵極絕緣膜gim在存儲器柵電極mg與半導體襯底sb之間的區域和存儲器柵電極mg與控制柵電極cg之間的區域這兩個區域的范圍內延伸。

柵極絕緣膜git由絕緣膜if1構成。絕緣膜if1是由具有比氧化硅膜、氮化硅膜或者氮氧化硅膜或者氮化硅膜高的相對介電常數的高介電常數膜，即所謂的high-k膜構成。此外，在本實施方式中，在稱high-k膜或者高介電常數膜時，是指介電常數(相對介電常數)高于氮化硅膜的膜的意思。作為絕緣膜if1，能夠使用例如氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化鉭膜或者氧化鑭膜等金屬氧化物膜。

柵極絕緣膜gim由絕緣膜on構成。絕緣膜on由含有氧化硅膜ox1、形成于氧化硅膜ox1上方的氮化硅膜nt和氮化硅膜nt上方的氧化硅膜ox2的層疊膜構成。存儲器柵電極mg與控制柵電極cg之間的柵極絕緣膜gim發揮用于使存儲器柵電極mg與控制柵電極cg之間絕緣，即電隔離的絕緣膜的功能。因此，也能夠以相對于存儲器柵電極mg與半導體襯底sb之間的絕緣膜分開或者不同的絕緣膜作為存儲器柵電極mg與控制柵電極cg之間的絕緣膜。

絕緣膜on中的氮化硅膜nt是用于積累電荷的絕緣膜，并作為電荷積累部發揮功能。即，氮化硅膜nt是形成于絕緣膜on中的陷阱絕緣膜。因此，絕緣膜on能夠視作在其內部具有電荷積累部的絕緣膜。

位于氮化硅膜nt的上下方的氧化硅膜ox1和氧化硅膜ox2能夠發揮封閉電荷的電荷阻擋層的功能。即，構成為以氧化硅膜ox1和氧化硅膜夾著氮化硅膜nt的結構，由此防止在氮化硅膜nt中積累的電荷的泄漏。

控制柵電極cg由硅膜ps1構成。硅膜ps1由硅構成，例如由n型多晶硅膜等構成，該n型多晶硅膜是導入了n型雜質的多晶硅膜。具體地，控制柵電極cg由被圖案化的硅膜ps1構成。在構成控制柵電極cg的硅膜ps1的上表面，形成有硅化物層s2。硅化物層s2也與控制柵電極cg同樣，在垂直于圖1紙面的方向上延伸。

存儲器柵電極mg由硅膜ps2構成。硅膜ps2由硅構成，例如由p型多晶硅膜等構成，該p型多晶硅膜是導入了p型雜質的多晶硅膜。存儲器柵電極mg在與該存儲器柵電極mg相鄰的控制柵電極cg的一個側壁上隔著柵極絕緣膜gim而形成為側壁間隔件狀。在構成存儲器柵電極mg的硅膜ps2的上表面形成有硅化物層s2。硅化物層s2也與存儲器柵電極mg同樣，在垂直于圖1紙面的方向上延伸。

在圖1中分別表示控制柵電極cg和硅化物層s2，然而，有時也將硅化物層s2包含在內一起稱為控制柵電極。存儲器柵電極mg與硅化物層s2也同樣。

形成于控制柵電極cg及存儲器柵電極mg的上表面的硅化物層s2是含有鉑金(pt)作為添加劑的鎳(ni)與硅(si)的合金層。鉑金的含量(含有率)優選為不足5％(包含0％)。詳細情況后述，通過降低硅化物層s2中的鉑金的含量，能夠防止控制柵電極cg及存儲器柵電極mg的薄層電阻的增加。

擴展區域ex及擴散區域df是發揮源極區域或者漏極區域的功能的半導體區域。擴展區域ex及擴散區域df分別由導入了n型雜質的半導體區域構成，由這兩者構成ldd(lightlydopeddrain，輕摻雜漏極)結構。擴散區域df的濃度比擴展區域ex高，與阱區域pw1的結合深度更深。一對擴展區域ex及擴散區域df以夾著控制柵電極cg及存儲器柵電極mg的方式配置于控制柵電極cg及存儲器柵電極mg的兩端。其中，在一個擴散區域df與控制柵電極cg之間及另一個擴散區域df與存儲器柵電極mg之間，配置有擴展區域ex。

在擴散區域df上方，即擴散區域df的上表面(表面)形成有硅化物層s1。形成于擴散區域df的上表面的硅化物層s1是含有鉑金(pt)作為添加劑的鎳(ni)與硅(si)的合金層。鉑金(pt)的含量(含有率)設置為5％以上(更加優選為5％以上且10％以下)。通過含有5％以上的作為添加劑的鉑金(pt)，能夠抑制硅化物層s1的異常生長并減小源極區域或者漏極區域的漏電流。另外，將鉑金(pt)的含量設置為10％以下，由此，在后述的制造方法中很容易除去含有鉑金(pt)的鎳(ni)膜的未反應部分。此外，有時也將擴展區域ex、擴散區域df及硅化物層s1包含在內一起表示為源極區域或者漏極區域。

硅化物層s1及s2也可以取代含有添加劑的鎳硅化物層，而是含有添加劑的硅化鈷層，添加劑是鋁(al)或者碳(c)。

在控制柵電極cg的側壁上方及存儲器柵電極mg的側壁上方，形成有由氧化硅膜、氮化硅膜或者它們的層疊膜等絕緣膜構成的側壁間隔件sw。

以下，針對形成于外圍電路區域1b的n溝道型的低耐壓misfet(q1)的構成進行說明。

在外圍電路區域1b中，半導體器件具有形成于半導體襯底sb的主面的有源區域和元件隔離區域st。元件隔離區域st的結構及功能與前述相同。有源區域由元件隔離區域st規定即劃分，通過元件隔離區域st與外圍電路區域1b內的其他有源區域電隔離，在有源區域形成有p型阱pw2，該p型阱pw2具有p型的導電型。存儲器區域1a的p型阱pw1由未圖示的n型阱包圍，與p型阱pw2電隔離。即，能夠向p型阱pw1施加與p型阱pw2不同的電位。

如圖1所示，形成于外圍電路區域1b的低耐壓misfet(q1)形成于p型阱pw2內，柵電極g1、作為源極區域或者漏極區域的n型的擴展區域(n^-型半導體區域、低濃度區域、雜質擴散區域)ex以及n型的擴散區域(n⁺型半導體區域、高濃度區域、雜質擴散區域)df。進一步地，低耐壓misfet(q1)具有形成于擴散區域df的上表面的硅化物層(sd硅化物層)s1。硅化物層(sd硅化物層)s1具有與形成于存儲單元mc的源極區域及漏極區域的硅化物層s1同樣的組成。但是，在柵電極g1的上表面不具有硅化物層s2。進一步地，低耐壓misfet(q1)具有形成于柵電極g1與半導體襯底sb(或者p型阱pw2)之間的柵極絕緣膜gil。

柵極絕緣膜gil由絕緣膜if4和形成于絕緣膜if4上方的絕緣膜hk的層疊構造構成。絕緣膜if4例如是氧化硅膜，絕緣膜hk是介電常數(相對介電常數)比氧化硅和氮化硅中的任一者都高的絕緣材料膜，即所謂的high-k膜(高介電常數膜)。作為絕緣膜hk，能夠使用氧化鉿(hfo)膜、氧化鋯(zro)膜、氧化鋁(alo)膜、氧化鉭(tao)膜或者氧化鑭(lao)膜等金屬氧化物膜。例如，氧化鉿(hfo)是含有鉿(hf)和氧(o)的膜，對其組成比并不特別限定。氧化鋯(zro)膜、氧化鋁(alo)膜、氧化鉭(tao)膜或者氧化鑭(lao)膜也同樣。

在柵極絕緣膜gil上方隔著金屬膜tn形成有柵電極g1。金屬膜tn是用于調整低耐壓misfet(q1)的閾值電壓的膜。作為金屬膜tn，能夠使用例如氮化鈦(tin)膜、氮化鉭(tan)膜、氮化鎢(wn)膜、碳化鈦(tic)膜、碳化鉭(tac)膜、碳化鎢(wc)膜、氮化碳化鉭(tacn)膜、鈦(ti)膜、鉭(ta)膜、鈦鋁(tial)膜或者鋁(al)膜等。

柵電極g1由金屬膜構成。金屬膜是指顯示金屬導電性的導電膜，不僅是單質的金屬膜(純金屬膜)或者合金膜，也包含顯示金屬導電性的金屬化合物膜。作為優選的一例，能夠選擇鈦鋁(tial)膜作為金屬膜tn，能夠選擇鋁(al)膜作為金屬膜tn上的柵電極g1。

擴展區域ex及擴散區域df是發揮源極區域或者漏極區域的功能的半導體區域。擴展區域ex及擴散區域df分別由導入了n型雜質的半導體區域構成，由這兩者構成ldd結構。擴散區域df的濃度高于擴展區域ex，與阱區域pw2的結合深度也更深。一對擴展區域ex及擴散區域df以隔著柵電極g1的方式配置于柵電極g1的兩端。其中，在一個擴散區域df與柵電極g1之間及另一個擴散區域df與柵電極g1之間，配置有擴展區域ex。

在擴散區域df上方，即擴散區域df的上表面(表面)，形成有上述的硅化物層s1。另外，在柵電極g1的側壁上，形成有由氧化硅膜、氮化硅膜或者它們的層疊膜等絕緣膜構成的側壁間隔件sw。此外，有時也將擴展區域ex、擴散區域df及硅化物層s1包含在內一起表示為源極區域或者漏極區域。

以下，針對形成于外圍電路區域1c的n溝道型的高耐壓misfet(q2)的構成進行說明。

在外圍電路區域1c中，半導體器件具有形成于半導體襯底sb的主面的有源區域和元件隔離區域st。元件隔離區域st的結構及功能與上述相同。有源區域由元件隔離區域st規定即劃分，通過元件隔離區域st與外圍電路區域1c內的其他有源區域電隔離，在有源區域形成有p型阱pw3，該p型阱pw3具有p型的導電型。與上述相同，由于p型阱pw1被未圖示的n型阱包圍，所以與p型阱pw3也是電隔離的。即，能夠向p型阱pw1施加與p型阱pw3不同的電位。

如圖1所示，形成于外圍電路區域1c的高耐壓misfet(q2)是形成于p型阱pw3內的，并具有柵電極g2、作為源極區域或者漏極區域的n型的擴展區域(n^-型半導體區域、低濃度區域、雜質擴散區域)ex以及n型的擴散區域(n⁺型半導體區域、高濃度區域、雜質擴散區域)df。進一步地，高耐壓misfet(q2)具有形成于擴散區域df的上表面的硅化物層(sd硅化物層)s1，在柵電極g2的上表面具有硅化物層(柵極硅化物層)s2。硅化物層s1及s2與上述的硅化物層s1及s2同樣。

進一步地，高耐壓misfet(q2)具有形成于柵電極g2與半導體襯底sb(或者p型阱pw3)之間的柵極絕緣膜gih。

優選地，將高耐壓misfet(q2)的柵電極g2的柵極長度設置為比低耐壓misfet(q1)的柵電極g1的柵極長度更大(長)，由此能夠提高源極區域與漏極區域間的耐壓性。此外，柵極長度是指連結源極區域與漏極區域的方向的柵電極的長度。即，圖1的紙面中橫向上的柵電極的長度。

柵極絕緣膜gih由絕緣膜if1構成。絕緣膜if1由氧化硅膜、氮化硅膜或者氮氧化硅膜構成，優選地，只要厚度比柵極絕緣膜git厚即可。另外，優選地，絕緣膜if1的等效氧化膜膜厚比低耐壓misfet(q1)的柵極絕緣膜gil更厚，并優選至少比絕緣膜if4的膜厚更厚。

在柵極絕緣膜gih上方配置有柵電極g2，柵電極g2由上述的硅膜ps1構成。另外，在柵電極g2的上表面形成有上述的硅化物層s2。

高耐壓misfet(q2)的源極區域及漏極區域與低耐壓misfet(q1)同樣，作為由擴展區域ex及擴散區域df構成的ldd結構。其中，優選地，只要高耐壓misfet(q2)的擴展區域ex的雜質濃度低于低耐壓misfet(q1)的擴展區域ex的雜質濃度即可。

形成于高耐壓misfet(q2)的擴散區域df的上表面的硅化物層s1與形成于低耐壓misfet(q1)及存儲單元mc的擴散區域df的上表面的硅化物層s1同樣。另外，形成于高耐壓misfet(q2)柵電極g2的上表面的硅化物層s2與形成于存儲單元mc的控制柵電極cg及存儲器柵電極mg的上表面的硅化物層s2同樣。

另外，在本實施方式中，由于將高耐壓misfet(q2)的溝道方向(即，從源極區域向漏極區域的方向)設置晶向指數為＜110＞或者＜100＞的方向，所以容易產生形成于擴散區域df的上表面的硅化物層s1向溝道方向伸展的晶須缺陷，但通過在硅化物層s1中含有鉑金(pt)，能夠防止這種晶須缺陷。

另外，在柵電極g2的側壁上形成有由氧化硅膜、氮化硅膜或者它們的層疊膜等絕緣膜構成的側壁間隔件sw。此外，有時也將擴展區域ex、擴散區域df及硅化物層s1包含在內一起表示為源極區域或者漏極區域。

接著，對在形成于存儲單元區域1a的存儲單元mc上方，在形成于外圍電路區域1b的低耐壓misfet(q1)上方、及形成于外圍電路區域1c的高耐壓misfet(q2)上方的結構具體進行說明。

在半導體襯底sb上方，以埋入至存儲單元mc的控制柵電極cg與存儲器柵電極mg、低耐壓misfet(q1)的柵電極g1及高耐壓misfet(q2)的柵電極g2之間的方式，形成有絕緣膜if7及層間絕緣膜il1的層疊膜。以半導體襯底sb的主面為基準，在絕緣膜if7及層間絕緣膜il1的層疊膜的上表面，控制柵電極cg與存儲器柵電極mg、柵電極g1及g2的上表面呈大致相等的高度。絕緣膜if7由例如氮化硅膜構成，層間絕緣膜il1由例如氧化硅膜構成。

在層間絕緣膜il1上方，形成有由例如氧化硅膜構成的層間絕緣膜il2。在外圍電路區域1b中，在層間絕緣膜il1與層間絕緣膜il2之間隔著由氧化硅膜構成的絕緣膜if9。

在存儲單元區域1a和外圍電路區域1b及1c中，在絕緣膜if7、層間絕緣膜il1及層間絕緣膜il2，形成有例如露出擴散區域df的表面上方的硅化物層s1的一部分的接觸孔，在接觸孔內形成有導電性的接觸插頭cp。接觸插頭cp由主導體和屏蔽導體膜(例如鈦膜、氮化鈦膜或者它們的層疊膜)構成，該主導體由鎢(w)等構成，屏蔽導體膜夾在主導體與硅化物層s1之間。另外，在外圍電路區域1b中，接觸孔也貫穿絕緣膜if9。

在各接觸插頭cp上方配置有第一層的布線層m1，布線層m1經由接觸插頭cp與硅化物層s1連接。即，布線層m1與擴散區域df電連接。布線層m1由例如以鋁(al)或者銅(cu)作為主導體的導體膜構成。

<關于本實施方式的半導體器件的特征和效果>

在本實施方式中，關鍵在于使形成于擴散區域df的上表面的硅化物層s1中含有的添加劑的濃度(含量)高于形成于控制柵電極cg、存儲器柵電極mg及柵電極g2的上表面的硅化物層s2中含有的添加劑的濃度(含量)。提高硅化物層s1中含有的添加劑的濃度，由此能夠防止形成于擴散區域df的上表面的硅化物層s1的異常生長，能夠減小源極區域或者漏極區域與阱區域pw1、pw2及pw3之間的漏電流。即，有效降低半導體器件的功耗。

假設，在硅化物層s2中含有與硅化物層s1相等濃度的添加劑的情況下，硅化物層s2的薄層電阻上升，由此含有硅化物層s2的柵電極的電阻上升，妨礙高速動作。由于添加劑的濃度高的硅化物層的晶粒變得很微小，所以流過硅化物層的電流(電子)的晶界散射的概率變高。進一步地，含有添加劑導致電子的散射的概率變高。認為是這些主要原因導致硅化物層的薄層電阻上升。即，在本實施方式中，由于硅化物層s2中含有的添加劑濃度低于硅化物層s1中含有的添加劑濃度，所以能夠使硅化物層s2的晶粒直徑大于硅化物層s1的晶粒直徑。通過這樣，具有能夠降低硅化物層s2的薄層電阻的特征。即，通過降低misfet的柵電極的電阻，來使misfet有效地高速動作。

根據本實施方式，則使硅化物層s2的添加劑的濃度減小到低于硅化物層s1的添加劑的濃度，由此能夠減小硅化物層s2的薄層電阻。特別是，由于存儲單元mc的控制柵電極cg或者存儲器柵電極mg被多個存儲單元mc用作共用的布線，所以其柵極寬度方向的長度比形成于外圍電路區域1b的低耐壓misfet(q1)的更長。因此，能夠減小控制柵電極cg或者存儲器柵電極mg的上表面的硅化物層s2的電阻，對非易失性存儲器的高速動作來講是有效的。

此處，硅化物層s1和s2中含有的添加劑的濃度是例如硅化物層s1和s2的表面的每單位面積的濃度。而且，第一金屬(例如ni)與第二金屬(例如pt)的含有率的相對比較能夠通過例如能量分散型x射線光譜法(edx：energydispersivex-rayspectroscopy)來實施，該第二金屬是含有硅的硅化物層s1和s2中含有的添加劑。例如，能夠檢測向硅化物層s1及s2的表面(上表面)照射電子束而產生的特征x射線，通過能量光譜來實施硅化物層s1及s2的元素分析、組成分析。

在本實施方式中，構成存儲單元mc的控制柵電極cg和存儲器柵電極mg由形成于多晶硅膜和多晶硅膜的表面(上表面)的硅化物層s2構成，控制柵電極cg與存儲器柵電極mg被柵極絕緣膜gim隔離。通過如這樣的結構，能夠使控制柵電極cg與存儲器柵電極mg不會短路，減小控制柵電極cg和存儲器柵電極mg的布線電阻。例如，若將專利文獻2的全硅化物柵極的技術應用于控制柵電極cg及存儲器柵電極mg，則存在在使控制柵電極cg及存儲器柵電極mg形成硅化物的工序中，控制柵電極cg與存儲器柵電極mg之間短路的問題。即，專利文獻2的全硅化物柵極的技術難以應用于本實施方式的分柵型單元的非易失性存儲器。

<關于半導體器件的制造方法>

參照圖2～圖20，說明本實施方式的半導體器件的制造方法。

圖2～圖20是本實施方式的半導體器件的制造工序中的剖視圖。圖2～圖20的剖視圖與圖1的剖視圖對應。在各圖的左側示出存儲單元區域1a，在中央示出外圍電路區域1b，在右側示出外圍電路區域1c。并示出分別在存儲單元區域1a形成非易失性存儲器的存儲單元mc，在外圍電路區域1b及1c形成低耐壓misfet(q1)和高耐壓misfet(q2)的樣子。

在制造半導體器件的工序中，首先，如圖2所示，準備由p型的單晶硅(si)等構成的半導體襯底(半導體晶圓)sb。然后，在半導體襯底sb的主面形成用于規定有源區域的多個元件隔離區域st。

元件隔離區域st由氧化硅等絕緣體構成，能夠通過例如sti法或者locos法等形成。此處，針對通過sti法形成元件隔離區域進行說明。

即，在半導體襯底sb上依次層疊了氧化硅膜及氮化硅膜之后，使用光刻技術及干法蝕刻法蝕刻氮化硅膜及氧化硅膜，來形成選擇性地覆蓋有源區域的圖案化的氮化硅膜及氧化硅膜。進一步地，在從圖案化的氮化硅膜及氧化硅膜露出的半導體襯底sb的上表面形成槽。形成多個該槽。

接著，在這些槽內埋入由例如氧化硅構成的絕緣膜之后，通過研磨工序等，除去氮化硅膜上的各絕緣膜，由此形成多個元件隔離區域st。元件隔離區域st以包圍有源區域的方式形成，并分別形成于存儲單元區域1a、外圍電路區域1b及外圍電路區域1c之間。通過這樣，得到圖2所示的結構。

接著，在存儲單元區域1a、外圍電路區域1b及外圍電路區域1c的半導體襯底sb的主面形成p型阱pw1、pw2及pw3。p型阱pw1、pw2及pw3能夠通過將例如硼(b)等的p型雜質以離子注入的方式注入半導體襯底sb來形成。此外，在存儲單元mc、高耐壓misfet(q2)或者低耐壓misfet(q1)等各自的形成區域形成的p型阱pw1、pw2及pw3能夠通過相同的離子注入工序形成，也能夠為了使各元件的特性的最優化，而在各自的區域通過不同的離子注入工序來形成。優選地，例如，外圍電路區域1c的p型阱pw3的濃度高于外圍電路區域1b的p型阱pw2的濃度。

接著，如圖2所示，在半導體襯底sb的主面形成柵極絕緣膜用的絕緣膜if1。即，在存儲單元區域1a還有外圍電路區域1b和1c的半導體襯底sb的上表面(表面)上形成絕緣膜if1。作為絕緣膜if1，能夠使用例如氧化硅膜。存儲單元區域1a還有外圍電路區域1b和1c各自的絕緣膜if1通過各自的工序形成，由此也可以以彼此不同的膜厚而形成。優選地，使外圍電路區域1c的絕緣膜if1比存儲單元區域1a的絕緣膜if1更厚。

然后，以覆蓋絕緣膜if1的上表面的方式，使用例如cvd(chemicalvapordeposition，化學氣相沉積)法，在半導體襯底sb上方形成由多晶硅膜構成的硅膜ps1。另外，硅膜ps1能夠在成膜時導入雜質或者在成膜后以離子注入的方式注入雜質等，由此成為低電阻的半導體膜(摻雜多晶硅膜)。作為導入硅膜ps1的n型雜質，能夠優選使用例如磷(p)。

然后，在硅膜ps1上方，使用例如cvd法來形成絕緣膜if2。絕緣膜if2是由例如氮化硅(sin)構成的覆蓋絕緣膜。絕緣膜if2的膜厚能夠設置為例如20～50nm左右。

以下，如圖3所示，通過光刻技術及蝕刻技術使由存儲單元區域1a的絕緣膜if2、硅膜ps1及絕緣膜if1構成的層疊膜圖案化。通過這樣，在存儲單元區域1a形成由絕緣膜if1構成柵極絕緣膜git、由硅膜ps1構成的控制柵電極cg及由絕緣膜if2構成的覆蓋絕緣膜的層疊體。控制柵電極cg在俯視時，在柵極寬度方向上延伸的圖案。柵極寬度方向是指圖3的紙面向內的方向。

在上述的圖案化工序中，在外圍電路區域1b與1c之間，也使用光刻技術及蝕刻技術來加工由絕緣膜if2、硅膜ps1及絕緣膜if1構成的層疊膜。即，在外圍電路區域1b與1c之間，由絕緣膜if2、硅膜ps1及絕緣膜if1構成的層疊體彼此隔離，由存儲單元區域1a的絕緣膜if2、硅膜ps1及絕緣膜if1構成的層疊體也隔離。但是，絕緣膜if1不必須彼此隔離。

接著，如圖3所示，使用與上述的層疊膜的圖案化不同的光刻技術及濕法蝕刻法，來選擇性地除去外圍電路區域1b的絕緣膜if2。通過這樣，外圍電路區域1b的硅膜ps1的上表面露出。此時，存儲單元區域1a及外圍電路區域1c的絕緣膜if2未被除去而殘留。即，上述濕法蝕刻工序是使用如下的未圖示的抗蝕膜作為掩膜來實施的，該抗蝕膜具有覆蓋存儲單元區域1a及外圍電路區域1c而露出外圍電路區域1b的圖案，在上述濕法蝕刻工序之后除去未圖示的抗蝕膜。

然后，如圖4所示，在半導體襯底sb的主面上方，形成上述的柵極絕緣膜gim用的絕緣膜on。絕緣膜on覆蓋存儲單元區域1a的半導體襯底sb的上表面，以及柵極絕緣膜git、控制柵電極cg及由絕緣膜if2構成的層疊體的側壁及上表面。進一步地，覆蓋包含外圍電路區域1b的絕緣膜if1及硅膜ps1的層疊體的側壁及上表面，覆蓋包含外圍電路區域1c的絕緣膜if1、硅膜ps1及絕緣膜if2的層疊體的側壁及上表面。

絕緣膜on是在內部具有電荷積累部的絕緣膜。具體地，絕緣膜on由形成于半導體襯底sb上方的氧化硅膜ox1、形成于氧化硅膜ox1上方的氮化硅膜nt、形成于氮化硅膜nt上方的氧化硅膜ox2的層疊膜構成。

氧化硅膜ox1、ox2能夠通過例如氧化處理(熱氧化處理)或者cvd法或者其組合來形成。特別地，氧化硅膜ox2的形成也能夠使用issg(in-situsteamgeneration，用現場水汽生成)氧化。氮化硅膜nt能夠通過例如cvd法來形成。

在本實施方式中，作為構成存儲單元并具有陷阱能級的絕緣膜(電荷積累層)，形成有氮化硅膜nt。用作電荷積累層的膜在可靠性方面等，優選氮化硅膜，然而并不限定于氮化硅膜，也能夠使用例如氧化鋁膜(礬土)、氧化鉿膜或者氧化鉭膜等，具有比氮化硅膜高的介電常數的高介電常數膜(高介電常數絕緣膜)來作為電荷積累層或者電荷積累部。

氧化硅膜ox1的厚度能夠設置為例如2～10nm左右，氮化硅膜nt的厚度能夠設置為例如5～15nm左右，氧化硅膜ox2的厚度能夠設置為例如2～10nm左右。

接著，以覆蓋絕緣膜on的表面的方式，使用例如cvd法在半導體襯底sb的主面上方形成多晶的硅膜ps2。通過這樣，在存儲單元區域1a中，絕緣膜on的上表面被硅膜ps2覆蓋。即，在控制柵電極cg的側壁隔著絕緣膜on形成硅膜ps2。

硅膜ps2的膜厚例如是40nm。在成膜時將硅膜ps2形成為非晶硅膜之后，通過其后的熱處理，也能夠變為由多晶硅膜構成的硅膜ps2。硅膜ps2是以比較高的濃度導入見了例如p型雜質(例如硼(b))的膜。硅膜ps2是用于形成存儲器柵電極mg的膜。

此處所說的膜厚是指，在垂直于半導體襯底sb的主面的方向上的該膜的厚度。

此外，在圖4中示出由氧化硅膜ox1、氮化硅膜nt及氮化硅膜nt這3層的層疊構造構成的絕緣膜on，然而，在以下的說明中用到的剖視圖中，為了便于理解附圖，省略絕緣膜on的層疊構造的圖示。即，雖然絕緣膜on具有層疊構造，但在以下的說明中用到的附圖中，將絕緣膜on圖示為一個膜gim。

接著，通過各向異性蝕刻技術，對硅膜ps2進行回蝕刻(etchback)(各向異性干法蝕刻)，由此選擇性地使絕緣膜on的上表面露出。在該回蝕刻工序中，對硅膜ps2進行各向異性蝕刻(回蝕刻)，由此使硅膜ps2隔著絕緣膜on在柵極絕緣膜git、控制柵電極cg及由絕緣膜if2構成的層疊體的兩個側壁上，殘留成側壁狀。

通過這樣，在存儲單元區域1a中，在上述層疊體的側壁中的一個側壁，形成由隔著絕緣膜on殘留為側壁狀的硅膜ps2構成的存儲器柵電極mg。另外，通過上述回蝕刻，外圍電路區域1b和1c的絕緣膜on的上表面露出。

接著，使用光刻技術，在半導體襯底sb上方形成抗蝕膜(未圖示的)，該抗蝕膜覆蓋與控制柵電極cg的一個側壁相鄰的存儲器柵電極mg，且露出與控制柵電極cg的另一個側壁相鄰的硅膜ps2。然后，以該抗蝕膜作為蝕刻掩膜進行蝕刻，除去隔著控制柵電極cg而形成于存儲器柵電極mg的相反側的硅膜ps2。然后，除去該抗蝕膜。在該蝕刻工序中，由于存儲器柵電極mg被抗蝕膜覆蓋，所以未被蝕刻而殘留。

接著，對未被絕緣膜on中的存儲器柵電極mg覆蓋而露出的部分進行蝕刻(例如濕法蝕刻)來除去該部分。此時，在存儲單元區域1a中，存儲器柵電極mg的正下方的絕緣膜on未被除去而殘留。同樣地，位于包含柵極絕緣膜git、控制柵電極cg及絕緣膜if2的層疊體與存儲器柵電極mg之間的絕緣膜on未被除去而殘留。由于其他區域的絕緣膜on被除去，所以存儲單元區域1a的半導體襯底sb的上表面和絕緣膜if2的上表面露出，進一步地，外圍電路區域1b的硅膜ps1的上表面和外圍電路區域1c的絕緣膜if2的上表面露出。另外，控制柵電極cg的側壁且為不與存儲器柵電極mg相鄰的那個側壁露出。

如此，如圖5所示，以與控制柵電極cg相鄰的方式，在半導體襯底sb上方，形成由在內部具有電荷積累部的絕緣膜on構成的柵極絕緣膜gim和柵極絕緣膜gim上方的存儲器柵電極mg。

接著，在半導體襯底sb的主面上方，使用例如cvd法形成絕緣膜if3。絕緣膜if3由例如氮化硅膜。通過這樣，外圍電路區域1b的硅膜ps1還有外圍電路區域1c的硅膜ps1和絕緣膜if2被絕緣膜if3覆蓋。另外，由存儲單元區域1a的柵極絕緣膜git、控制柵電極cg及絕緣膜if2構成的層疊體，與該層疊體的側壁相鄰的柵極絕緣膜gim及存儲器柵電極mg，存儲單元區域1a的半導體襯底sb的主面被絕緣膜if3覆蓋。此外，也可以用氧化硅膜和氧化硅膜上的氮化硅膜的層疊膜作為絕緣膜if3。

接著，如圖6所示，使用光刻技術，露出外圍電路區域1c，形成覆蓋存儲單元區域1a及外圍電路區域1c的絕緣膜if3的抗蝕膜pr1。此外，在外圍電路區域1b中，分別與硅膜ps1的上表面及側壁相接的絕緣膜if3從抗蝕膜pr1露出。

以下，通過濕法蝕刻法除去從抗蝕膜pr1露出的絕緣膜if3，然后，除去抗蝕膜pr1。通過這樣，外圍電路區域1b的硅膜ps1露出。

然后，如圖7所示，以絕緣膜if3作為掩膜，通過例如濕法蝕刻法除去外圍電路區域1b的硅膜ps1及絕緣膜if1，露出半導體襯底sb的主面。此時，由存儲單元區域1a的柵極絕緣膜git、控制柵電極cg及絕緣膜if2構成的層疊體，和與該層疊體的側壁相鄰的柵極絕緣膜gim及存儲器柵電極mg由于被絕緣膜if3覆蓋所以未被除去。另外，外圍電路區域1c的絕緣膜if2、硅膜ps1及絕緣膜if1也由于被絕緣膜if3覆蓋所以未被除去。

以下，如圖8所示，在半導體襯底sb的主面上方，依次形成絕緣膜if4、hk、金屬膜tn、硅膜ps3及絕緣膜if5。其中，絕緣膜if4由例如氧化硅膜構成，由于使用熱氧化法等氧化法而形成，所以僅形成于外圍電路區域1b的半導體襯底sb的主面上方。通過這樣，由存儲單元區域1a的柵極絕緣膜git、控制柵電極cg及絕緣膜if2構成的層疊體，以及與該層疊體的側壁相鄰的柵極絕緣膜gim及存儲器柵電極mg被絕緣膜if3、hk、金屬膜tn、硅膜ps3及絕緣膜if5覆蓋。由外圍電路區域1c的絕緣膜if1、硅膜ps1及絕緣膜if2構成的層疊體也被絕緣膜if3、hk、金屬膜tn、硅膜ps3及絕緣膜if5覆蓋。

絕緣膜hk是柵極絕緣膜用的絕緣膜。具體地，絕緣膜if4和絕緣膜hk是構成后來形成于外圍電路區域1b的misfet(q1)的柵極絕緣膜的膜。絕緣膜hk是介電常數(相對介電常數)比氧化硅及氮化硅中的任一者都更高的絕緣材料膜，即所謂的high-k膜(高介電常數膜)。

作為絕緣膜hk，能夠使用氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化鉭膜或者氧化鑭膜等金屬氧化物膜，另外，這些金屬氧化物膜也能夠還含有氮(n)和硅(si)中的一者或者兩者。絕緣膜hk能夠通過例如ald(atomiclayerdeposition：原子層沉積)法等形成。絕緣膜hk的膜厚例如是1.5nm。在使用了柵極絕緣膜作為高介電常數膜(此處絕緣膜hk)的情況下，與使用了氧化硅膜的情況相比，由于能夠增加柵極絕緣膜的物理上的膜厚，所以得到能夠減小漏電流這樣的優點。

金屬膜tn由例如氮化鈦膜構成，能夠通過例如濺射法來形成。硅膜ps3由多晶硅膜構成，能夠通過例如cvd法形成。硅膜ps3的膜厚例如是40nm。在成膜時，將硅膜ps3形成為非晶硅膜之后，通過其后的熱處理，能夠將由非晶硅膜構成的硅膜ps3也變成由多晶硅膜構成的硅膜ps3。硅膜ps3是用于形成后述的虛設柵電極dg的膜。絕緣膜if5是由例如氮化硅構成的覆蓋絕緣膜，能夠通過例如cvd法形成。

以下，如圖9所示，選擇性地在外圍電路區域1b保留絕緣膜if4、hk、金屬膜tn、硅膜ps3及絕緣膜if5，從存儲單元區域1a及外圍電路區域1c通過例如濕法蝕刻法除去絕緣膜if3、hk、金屬膜tn、硅膜ps3及絕緣膜if5。在進行該濕法蝕刻法時，事先用氧化硅膜等絕緣膜選擇性地覆蓋由外圍電路區域1b的絕緣膜if4、hk、金屬膜tn、硅膜ps3及絕緣膜if5構成的層疊構造的上表面，使用該絕緣膜作為掩膜來實施上述濕法蝕刻。

以下，如圖10所示，使用光刻技術及蝕刻技術，使外圍電路區域1b的絕緣膜if5、硅膜ps3、金屬膜tn、絕緣膜hk及if4圖案化，進一步地，使外圍電路區域1c的絕緣膜if2、硅膜ps1及絕緣膜if1圖案化。通過這樣，在外圍電路區域1b形成構成misfet(q1)的虛設柵電極dg和柵極絕緣膜gil，該虛設柵電極dg由硅膜ps3構成，該柵極絕緣膜gil由金屬膜tn、絕緣膜hk及if4構成。同時，在外圍電路區域1c形成構成misfet(q2)的柵電極g2及柵極絕緣膜gih。

此處，在用抗蝕膜覆蓋存儲單元區域1a的狀態下，首先使用光刻技術及蝕刻法使外圍電路區域1b的絕緣膜if5及外圍電路區域1c的絕緣膜if2圖案化。然后，在外圍電路區域1b中，以圖案化的絕緣膜if5作為硬掩膜進行蝕刻，由此使硅膜ps3、金屬膜tn、絕緣膜hk還有if4及if1圖案化，由此形成虛設柵電極dg、金屬膜tn以及由絕緣膜hk和if4構成的柵極絕緣膜gil。另外，在外圍電路區域1c中，以圖案化的絕緣膜if2作為硬掩膜進行蝕刻，由此使硅膜ps1和絕緣膜if1圖案化，由此形成柵電極g2及柵極絕緣膜gih。

以下，如圖11所示，使用離子注入法等形成多個擴展區域(n^-型半導體區域、雜質擴散區域)ex。即，在有源區域，向半導體襯底sb的表面導入例如砷(as)或者磷(p)等n型雜質，然而并不向控制柵電極cg、存儲器柵電極mg、虛設柵電極dg及柵電極g2的下部導入雜質。即，擴展區域ex在有源區域中形成于控制柵電極cg及存儲器柵電極mg的兩側、虛設柵電極dg的兩側及柵電極g2的兩側。也可以在形成擴展區域ex之前，以分別覆蓋控制柵電極cg、存儲器柵電極mg、虛設柵電極dg及柵電極g2的側壁的方式，通過例如氮化硅膜、氧化硅膜或者它們的層疊膜等形成偏移分隔件。

存儲單元區域1a、外圍電路區域1b及1c各自的擴展區域ex能夠通過相同的離子注入工序形成，然而也能夠通過不同的離子注入工序形成。此外，雖然省略圖示，然而也可以在擴展區域ex的形成工序之前或者之后，在例如外圍電路區域1b的半導體襯底sb的主面，以絕緣膜if5、虛設柵電極dg作為掩膜來注入p型雜質(例如硼(b))，由此形成暈圈(halo)區域。暈圈區域的位置比擴展區域ex更偏虛設柵電極dg的中心側。即，形成于接近形成于外圍電路區域1b的低耐壓misfet(q1)的溝道區域的位置。形成暈圈區域，由此能夠改善該misfet的短溝道特性。以同樣的方式，也可以在接近高耐壓misfet(q2)的溝道區域的位置形成暈圈區域。

接著，形成側壁sw，該側壁sw由覆蓋上述結構體的兩側的側壁的絕緣膜構成，上述結構體包含存儲單元區域1a的控制柵電極cg及存儲器柵電極mg。另外，通過同一工序，在外圍電路區域1b中形成側壁sw，該側壁sw覆蓋柵由極絕緣膜gil、金屬膜tn、虛設柵電極dg及絕緣膜if5構成的層疊體的兩側的側壁。另外，通過同一工序，在外圍電路區域1c中形成側壁sw，該側壁sw覆蓋由柵極絕緣膜gih、柵電極g2及絕緣膜if2構成的層疊體的兩側的側壁。

就側壁sw而言，在使用cvd法等在半導體襯底sb上方依次形成例如氧化硅膜及氮化硅膜之后，通過各向異性蝕刻除去一部分該氧化硅膜及該氮化硅膜，露出半導體襯底sb的上表面及絕緣膜if2、if5的上表面。通過這種方式，能夠在控制柵電極cg、存儲器柵電極mg、虛設柵電極dg及柵電極g2的側壁上，選擇性地形成側壁sw。雖然認為側壁sw是由層疊膜形成的，然而在圖中并未示出構成該層疊膜的膜之間的界面。側壁sw也可以由例如氧化硅膜或者氮化硅膜等單層膜形成。

接著，使用離子注入法等，在存儲單元區域1a、外圍電路區域1b及1c形成擴散區域(n⁺型半導體區域、雜質擴散區域)df。即，在有源區域，向半導體襯底sb的表面導入例如砷(as)或者磷(p)等n型雜質，但并不向控制柵電極cg、存儲器柵電極mg、虛設柵電極dg、柵電極g2及側壁sw的下部導入雜質。即，擴散區域df在有源區域中形成于控制柵電極cg及存儲器柵電極mg的兩側、虛設柵電極dg的兩側及柵電極g2的兩側，形成于側壁sw的外側。擴散區域df的雜質濃度高于擴展區域ex，且結合深度更深。

通過這樣，形成具有ldd結構的源極區域及漏極區域，該ldd結構由擴展區域ex和雜質濃度高于擴展區域ex的擴散區域df構成。

在存儲單元區域1a中，擴展區域ex及擴散區域df構成存儲單元mc的源極區域及漏極區域，該擴展區域ex及擴散區域df以隔著控制柵電極cg及存儲器柵電極mg的方式形成于半導體襯底sb的上表面。另外，在外圍電路區域1b中，擴展區域ex及擴散區域df構成低耐壓misfet(q1)的源極區域及漏極區域，該擴展區域ex及擴散區域df以夾著虛設柵電極dg的方式形成于半導體襯底sb的上表面。在外圍電路區域1c中，擴展區域ex及擴散區域df構成高耐壓misfet(q2)的源極區域及漏極區域，該擴展區域ex及擴散區域df以夾著柵電極g2的方式形成于半導體襯底sb的上表面。存儲單元區域1a與外圍電路區域1b及1c各自的擴散區域df能夠通過相同的離子注入工序形成，但也能夠通過不同的離子注入工序形成。

接著，進行活化退火，該活化退火是用于將被導入源極及漏極用的半導體區域(擴展區域ex及擴散區域df)等的雜質活化的熱處理。

以下，使用圖12及圖13進行說明，通過進行所謂的自對準硅化物(salicide：self-alignedsilicide)工藝來形成硅化物層。具體地，能夠以如下方式來形成硅化物層。

即，如圖12所示，作為前處理，對半導體襯底sb的主面進行化學干法蝕刻，由此除去半導體襯底sb上多余的氧化硅膜等，使半導體的表面露出。接著，在包含擴散區域df的上表面上方及存儲器柵電極mg的上表面上方在內的半導體襯底sb的主面上方，形成(沉積)金屬膜mf1，該金屬膜mf1是硅化物層形成用的。金屬膜mf1的膜厚例如是20～25nm。

金屬膜mf1能夠使用濺射法形成，該濺射法使用了例如在鎳(ni)之中添加有鉑金(pt)的合金靶。作為合金靶的添加劑的鉑金(pt)的含量(濃度)設置為5％以上(更加優選為5％以上且10％以下)。添加劑也可以是鋁(al)或者碳(c)等，但在該情況下的含量(濃度)也設置為5％以上(更加優選為5％以上且10％以下)。其中，由于鉑金的耐熱性比鋁或者碳等更高，所以能夠優選用于該合金膜。使用上述合金靶通過濺射法形成的金屬膜mf1是含有鉑金(pt)的鎳(ni)膜，鉑金(pt)的含量是5％以上。此處，將作為主材料的鎳稱為第一金屬，將作為添加劑的鉑金(pt)稱為第二金屬。

接著，對半導體襯底sb實施第一次熱處理，由此使擴散區域df及存儲器柵電極mg的各表層部分與金屬膜mf1發生反應。該第一次熱處理是用于使金屬膜mf1與擴散區域df及存儲器柵電極的硅發生反應的熱處理，通過該第一次熱處理，在擴散區域df及存儲器柵電極mg各自的上部形成由nisi微結晶和ni2si主導的硅化物層。在該階段，該硅化物層與圖1所示的硅化物層s1不同，是電阻比較高的硅化物層。另外，由于作為添加劑的鉑金(pt)的含量是微量的，所以不會形成鉑金硅化物，硅化物層及后述的硅化物層s1的結晶是由如nisi、ni2si這樣不含pt的形式來表示的。以下，在上述第一次熱處理之后，在通過濕法蝕刻等除去未與硅反應的金屬膜mf1之后，對半導體襯底sb實施第二次熱處理。該第二次熱處理促進電阻較高的硅化物層的結晶生長，是為了形成由電阻較低的nisi主導的硅化物層s1而實施的。第二次熱處理的溫度比第一次熱處理的溫度更高。通過這種方式，形成由nisi構成的硅化物層s1。

上述兩次熱處理使用的是例如通過碳加熱器來加熱半導體襯底sb的熱處理裝置。第一次熱處理是通過以例如260℃進行加熱30～60秒來形成電阻較高的硅化物層。然后，如上所述，在通過濕法蝕刻等除去了未反應的金屬膜mf1之后，還通過以600℃進行加熱10～30秒實施第二次熱處理，來生長低電阻的硅化物層s1。此處，如此分兩次進行熱處理，由此能夠防止硅化物層s1異常生長而延伸到半導體襯底sb內。另外，在硅化物層s1的形成過程中，使用含有鉑金(pt)的鎳(ni)金屬，由此能夠抑制硅化物層s1的異常生長，能夠減小擴散區域df(換言之，源極區域或者漏極區域)的漏電流。

此處，第二次熱處理在例如450℃以上且600℃以下進行。在本實施方式中，如上所述，以600℃進行第二次熱處理。此外，第二次熱處理也可以使用激光、微波或者閃光燈來進行。

如此，由于第二次熱處理在非常高的溫度下進行，所以通過熱處理形成的硅化物層s1具有比較大的拉伸應力。該拉伸應力被施加至存儲單元mc、低耐壓misfet(q1)及高耐壓misfet(q2)的溝道，由此電子或者空穴的遷移率提高，存儲單元mc、低耐壓misfet(q1)及高耐壓misfet(q2)能夠高速動作。

此外，由于控制柵電極cg及柵電極g2的上表面被絕緣膜if2覆蓋，虛設柵電極dg的上表面被絕緣膜if5覆蓋，所以在控制柵電極cg、柵電極g2及虛設柵電極dg的上部未形成硅化物層s1。由于側壁狀的存儲器柵電極mg的上部露出，所以在該露出部形成硅化物層s1。其中，該硅化物層s1通過在后面的工序中進行的cmp(chemicalmechanicalpolishing，化學機械研磨)法的研磨工序而被完全除去。

以下，如圖14所示，在半導體襯底sb的主面上方，以覆蓋控制柵電極cg、存儲器柵電極mg、虛設柵電極dg、柵電極g2及側壁sw的方式依次形成絕緣膜(襯墊絕緣膜)if7及層間絕緣膜il1。絕緣膜if7由例如氮化硅膜構成，并能夠通過例如cvd法形成。絕緣膜if7在后面的工序中形成接觸孔時能夠用作蝕刻阻擋膜。層間絕緣膜il1由例如氧化硅膜的單質膜構成，并能夠使用例如cvd法等形成。此處，以比例如控制柵電極cg的膜厚更厚的膜厚來形成層間絕緣膜il1。

以下，如圖15所示，使用cmp法等對層間絕緣膜il1的上表面進行研磨。通過這樣，使控制柵電極cg、存儲器柵電極mg、虛設柵電極dg及柵電極g2各自的上表面露出。即，在該研磨工序中，對層間絕緣膜il1及絕緣膜if7進行研磨，直到控制柵電極cg、存儲器柵電極mg、虛設柵電極dg及柵電極g2各自的上表面露出。通過這樣，除去絕緣膜if2、if5，也將側壁sw及柵極絕緣膜gim各自的上部除去一部分。另外，存儲器柵電極mg上方的硅化物層s1通過該工序，與存儲器柵電極mg的上部的一部分一起被除去。此時，由于位于控制柵電極cg與存儲器柵電極mg之間的柵極絕緣膜gim及側壁sw等也一起被研磨，所以柵極絕緣膜gim及側壁sw的高度與控制柵電極cg或者存儲器柵電極mg的高度大致相等。

以下，如圖16所示，在層間絕緣膜il1上方使用例如cvd法形成了絕緣膜if8之后，使用光刻技術及蝕刻法對絕緣膜if8進行加工。通過這樣，絕緣膜if8呈現覆蓋存儲單元區域1a及外圍電路區域1c，且露出外圍電路區域1b的虛設柵電極dg的狀態。即，絕緣膜if8覆蓋控制柵電極cg、存儲器柵電極mg和電極g2的上表面，并露出虛設柵電極dg的上表面。絕緣膜if8由例如氧化硅膜構成。

然后，通過濕法蝕刻法除去虛設柵電極dg。此處，使用絕緣膜if8作為保護控制柵電極cg、存儲器柵電極mg及柵電極g2的掩膜，利用例如堿性水溶液來進行濕法蝕刻，由此除去虛設柵電極dg。作為該堿性水溶液，使用例如氨過氧化氫(nh4oh+h2o2+h2o)。除去虛設柵電極dg，由此在金屬膜tn的上方形成槽(凹部、凹陷部)。外圍電路區域1b的金屬膜tn上方的槽是除去了虛設柵電極dg的區域，該槽的兩側的側壁由側壁sw構成。

以下，如圖16所示，在半導體襯底sb上方，即在包含上述的槽的內面(底面及側壁)上方在內的層間絕緣膜il1上方，以完全埋入上述的槽的方式，形成金屬膜作為柵電極用的導電膜。此外，認為該金屬膜具有例如將兩層以上的金屬膜層疊而成的結構，但在圖中省略該兩層以上的金屬膜的邊界的圖示，將金屬膜作為一個膜進行顯示。

在該金屬膜的形成工序中，上述的槽的內側處于完全被填埋的狀態。另外，該金屬膜也形成于層間絕緣膜il1上方。作為該金屬膜，能夠使用例如氮化鈦(tin)膜、氮化鉭(tan)膜、氮化鎢(wn)膜、碳化鈦(tic)膜、碳化鉭(tac)膜、碳化鎢(wc)膜、氮化碳化鉭(tacn)膜、鈦(ti)膜、鉭(ta)膜、鈦鋁(tial)膜或者鋁(al)膜等。此外，此處所說的金屬膜是指表現出金屬導電性的導電膜，不僅包含單質的金屬膜(純金屬膜)或者合金膜，也包含表現出金屬導電性的金屬化合物膜。該金屬膜能夠使用例如濺射法等形成。

此處，例如該金屬膜能夠由例如氮化鈦(tin)膜與該氮化鈦膜上方的鋁(al)膜的層疊膜形成。此時，優選使鋁膜比氮化鈦膜更厚。由于鋁膜是低電阻，所以能夠謀求降低后來形成的柵電極g1的電阻。

然后，通過cmp法等研磨除去上述的槽的各外部的不需要的上述金屬膜，向槽內埋入上述金屬膜。通過這樣，形成外圍電路區域1b的低耐壓misfet(q1)的柵電極g1。如上所述，柵電極g1的整體由金屬膜構成，不存在例如使用多晶硅膜的情況那樣的柵電極耗盡的問題。此外，雖然圖示省略，但是針對外圍電路區域1b的p型的低耐壓misfet的柵電極反復進行與上述同樣的工序，由此也能夠以埋入低耐壓misfet(q1)的柵電極g1之外的金屬膜的方式來形成。

以下，通過例如濕法蝕刻法等除去絕緣膜if8，如圖17所示，使控制柵電極cg、存儲器柵電極mg及柵電極露出。

以下，如使用圖18及圖19進行說明的那樣，進行自對準硅化物工藝，由此在由多晶硅膜構成的各電極上方形成硅化物層。具體地，能夠以如下方式形成硅化物層。

即，如圖18所示，使用例如cvd法、光刻技術及蝕刻法形成覆蓋外圍電路區域1b的絕緣膜if9的圖案。絕緣膜if9是露出存儲單元區域1a的控制柵電極cg及存儲器柵電極mg的上表面還有外圍電路區域1c的柵電極g2并覆蓋外圍電路區域1b的柵電極g1的絕緣膜，該絕緣膜if9由例如氧化硅膜等構成。

接著，作為前處理，對半導體襯底sb的主面進行化學干法蝕刻，由此除去控制柵電極cg上方、存儲器柵電極mg上方及柵電極g2上方的多余的氧化硅膜等，使控制柵電極cg、存儲器柵電極mg及柵電極g2的表面露出。接著，在包含控制柵電極cg、存儲器柵電極mg及柵電極g2各自的上表面上方在內的半導體襯底sb的主面上方，形成(層疊)硅化物層形成用的金屬膜mf2。金屬膜mf2的膜厚是例如20～25nm。

金屬膜mf2能夠使用濺射法形成，該濺射法使用例如向鎳(ni)中添加了鉑金(pt)而成的合金靶。將作為合金靶的添加劑的鉑金(pt)的含量(濃度)設置為不足5％。添加劑也可以是鋁(al)或者碳(c)等，在這種情況下的含量(濃度)也設置為不足5％。其中，由于鉑金的耐熱性高于鋁或者碳等，所以鉑金能夠優選用于該合金膜。使用上述合金靶通過濺射法形成的金屬膜mf2是含有鉑金(pt)的鎳(ni)膜，鉑金(pt)的含量不足5％。此處，也將作為主材料的鎳稱為第一金屬，將作為添加劑的鉑金(pt)稱為第二金屬。

接著，對半導體襯底sb實施第三次熱處理(為了與上述的第一次及第二次熱處理區別而稱為第三次熱處理)，由此使控制柵電極cg、存儲器柵電極mg及柵電極g2的各表層部分與金屬膜mf2發生反應。該第三次熱處理是用于使金屬膜mf2與控制柵電極cg、存儲器柵電極mg及柵電極g2的硅發生反應的熱處理，通過該第三次熱處理，在控制柵電極cg、存儲器柵電極mg及柵電極g2各自的上部形成由nisi微結晶和ni2si主導的硅化物層。在這個階段的硅化物層與圖1所示的硅化物層s2不同，是電阻較高的硅化物層。另外，如上所述，由于作為添加劑的鉑金(pt)的含量是微量的，所以不形成鉑金硅化物，電阻較高的硅化物層及后述的硅化物層s2的結晶表現為如nisi、ni2si這樣不含pt的形式。以下，上述第三次熱處理之后，在通過濕法蝕刻等除去了未與硅反應的金屬膜mf2之后，對半導體襯底sb實施第四次熱處理。該第四次熱處理是為了促進電阻較高的硅化物層的結晶生長，形成由電阻足夠低的nisi主導的硅化物層s2而實施的。第四次熱處理的溫度高于第三次熱處理的溫度。通過這種方式，形成由nisi構成的硅化物層s2。

如此一來，如圖19所示，在控制柵電極cg、存儲器柵電極mg及柵電極g2的上表面選擇性地形成硅化物層s2。

在上述第三次及第四次熱處理中，使用例如通過碳加熱器對半導體襯底進行加熱的熱處理裝置。即，在第四次熱處理中，以例如260℃進行加熱10～30秒，由此形成含有nisi的微結晶及ni2si的硅化物層s2。然后，如上所述，通過濕法蝕刻等除去了未反應的金屬膜mf2之后，進一步地，在第四次熱處理中，以400℃進行加熱30～60秒，由此使硅化物層s2內的nisi結晶生長。

通過這樣形成的硅化物層s2由例如含有鉑金的鎳硅化物(nisi)構成，然而也可以不含有鉑金(pt)。在含有鉑金(pt)的情況下，能夠以低溫實施第三次熱處理的溫度，能夠防止形成于控制柵電極cg和存儲器柵電極mg的表面(上表面)的硅化物層s2的短路。在本實施方式的分柵型單元的存儲單元mc中，控制柵電極cg的上表面、存儲器柵電極mg的上表面及柵極絕緣膜gim的端部位于大致相等的高度，在控制柵電極cg的上表面及存儲器柵電極mg的上表面設有硅化物層s2。即，控制柵電極cg的上表面的硅化物層s2與存儲器柵電極mg的上表面的硅化物層s2是容易短路的結構，然而在硅化物層s2中含有鉑金(pt)，由此具有能夠防止上述的短路的效果。假設，在使用不含有鉑金(pt)的鎳(ni)膜來形成硅化物層的情況下，上述的第三次熱處理的溫度必須設為400℃程度，但在以這種高溫來實施第三次熱處理的情況下，會發生控制柵電極cg與存儲器柵電極mg通過硅化物層而短路的問題。

此處，上述第四次熱處理在例如400℃以下進行。在本實施方式中，如上所述，關鍵在于，以低于上述的第二次熱處理的溫度來實施第四次熱處理。在這種情況下，關鍵在于，以比上述的第二次熱處理長的時間來實施第四次熱處理，通過這樣能夠將硅化物層s2電阻降到足夠低。如此，通過將第四次熱處理的溫度設置得低于上述的第二次熱處理，能夠使形成于控制柵電極cg、存儲器柵電極mg及柵電極g2的表面(上表面)的硅化物層s2成為例如拉伸應力比形成于擴散區域df的表面的硅化物層s1更低的膜，因此，硅化物層s2具有不易斷裂、薄層電阻也小的特征。

以下，如圖20所示，形成層間絕緣膜及多個接觸插頭。此處，首先，使用例如cvd法來形成覆蓋包含存儲單元區域1a、外圍電路區域1b及1c在內的半導體襯底sb的上表面的層間絕緣膜il2。層間絕緣膜il2由例如氧化硅膜構成，并覆蓋控制柵電極cg、存儲器柵電極mg、柵電極g1及g2還有層間絕緣膜il1各自的上表面。在外圍電路區域1b，殘留有在形成硅化物層s2時設置的絕緣膜if9。根據需要，也可以在形成層間絕緣膜il2之前除去絕緣膜if9。

接著，以使用光刻技術形成于層間絕緣膜il2上方的抗蝕膜(未圖示的)作為蝕刻掩膜，對層間絕緣膜il2、il1、絕緣膜if9及if7進行干法蝕刻。通過這樣，分別形成多個貫穿層間絕緣膜il2的接觸孔(開口部、貫穿孔)和貫穿層間絕緣膜il1、il2及絕緣膜if7的接觸孔。此外，外圍電路區域1b的接觸孔貫穿絕緣膜if9。

在各接觸孔的底部，露出半導體襯底sb的主面的一部分，例如擴散區域df的表面上方的硅化物層s1的一部分、控制柵電極cg的表面上方的硅化物層s2的一部分、存儲器柵電極mg的表面上方的硅化物層s2的一部分或者柵電極g1及g2的一部分等。此外，各柵電極上的接觸孔形成于圖20中未圖示的區域。

接著，在各接觸孔內，形成由鎢(w)等構成的導電性的接觸插頭cp作為連接用的導電體。為了形成接觸插頭cp，例如在包含接觸孔的內部在內的層間絕緣膜il2上方形成屏蔽導體膜(例如鈦膜、氮化鈦膜或者它們的層疊膜)。因此，能夠在以完全埋入各接觸孔內的方式在該屏蔽導體膜上方形成由鎢膜等構成的主導體膜之后，通過cmp法或者回蝕刻法等除去接觸孔的外部的不需要的主導體膜及屏蔽導體膜，由此形成接觸插頭cp。此外，為了簡化附圖，在圖20中一體化地示出構成接觸插頭cp的屏蔽導體膜及主導體膜(鎢膜)。

埋入至接觸孔的接觸插頭cp以與擴散區域df、控制柵電極cg、存儲器柵電極mg、柵電極g1或者柵電極g2各自的上部連接的方式形成。即，在存儲單元mc、低耐壓misfet(q1)及高耐壓misfet(q2)各自的擴散區域df的上表面，隔著硅化物層s1連接有接觸插頭cp。另外，在控制柵電極cg、存儲器柵電極mg及柵電極g2各自的上表面，隔著硅化物層s2連接有接觸插頭cp。

此后，如圖1所示，在埋入有接觸插頭cp的層間絕緣膜il2上方形成含有第一層的布線的第一布線層m1。多個第一層的布線與圖1所示的各接觸插頭cp的上表面連接。然后，在第一布線層上方依次形成第二布線層、第三布線層等來形成層疊布線層之后，通過切片工序將半導體晶圓分割成單片，得到多個半導體芯片。如以上這樣，制造本實施方式的半導體器件。

<針對本實施方式的半導體器件的制造方法的特征和效果>

例如，在具有misfet(q2)的半導體器件的制造方法中，以夾著柵電極g2的方式形成擴散區域df，該擴散區域df構成源極區域及漏極區域，以下，以由絕緣膜if2覆蓋著柵電極g2的狀態來在擴散區域df的表面形成硅化物層s1。然后，除去柵電極g2上方的絕緣膜if2，在露出的柵電極g2的表面(上表面)形成硅化物層s2。硅化物層s1和s2是由第一金屬(例如鎳)和硅形成的，但含有第二金屬(例如鉑金)作為添加劑。

若采用上述制造方法，則由于通過不同的工序形成硅化物層s1和硅化物層s2，所以能夠使硅化物層2的添加劑濃度低于硅化物層s1的添加劑濃度。即，能夠減小misfet(q2)的源極區域或者漏極區域的漏電流，且減小柵電極g2上方的硅化物層s2的薄層電阻。

在上述硅化物層s1及s2的形成過程中，能夠將用于形成硅化物層s2的第四次熱處理溫度設置為比用于形成硅化物層s1的第二次熱處理溫度低的溫度，由此能夠減小硅化物層s2內在的拉伸應力，能夠防止柵電極g2的斷裂及實現降低電阻。

另外，上述半導體器件還具有misfet(q1)，該misfet(q1)具有金屬柵電極g1，misfet(q2)在虛設柵電極dg的兩端形成擴散區域df，該擴散區域df構成源極區域及漏極區域，以下，以由絕緣膜if5覆蓋虛設柵電極dg的狀態來在擴散區域df的表面形成硅化物層s1。進一步地，在除去了虛設柵電極dg上方的絕緣膜if5之后，除去虛設柵電極dg來形成金屬柵電極g1。上述misfet(q2)的硅化物層s1形成工序是通過與misfet(q1)的硅化物層s1形成工序相同的工序來實施的。進一步地，在除去misfet(q2)的柵電極g2上方的絕緣膜if2的工序是通過與除去虛設柵電極dg上方的絕緣膜if5的工序相同的工序來實施的。即，利用(兼用)具有金屬柵電極g1的misfet(q1)的形成工序，通過不同的工序形成misfet(q2)的硅化物層s1及s2。

例如，在具有非易失性存儲單元mc的半導體器件的制造方法中，以夾著控制柵電極cg及存儲器柵極mg的方式形成擴散區域df，該擴散區域df構成源極區域及漏極區域，以下，以由絕緣膜if2覆蓋著控制柵電極cg的狀態來在存儲器柵電極mg及擴散層df的表面形成硅化物層s1。然后，除去控制柵電極cg上方的絕緣膜if2及存儲器柵電極mg上方的硅化物層s1，在露出的控制柵電極cg及存儲器柵電極mg的表面(上表面)形成硅化物層s2。硅化物層s1及s2由第一金屬(例如鎳)和硅形成，但含有第二金屬(例如鉑金)作為添加劑。

若采用上述制造方法，則由于通過不同的工序形成硅化物層s1和硅化物層s2，所以能夠使硅化物層s2的添加劑濃度低于硅化物層s1的添加劑濃度。即，能夠減小非易失性存儲單元的源極區域或者漏極區域的漏電流，且能夠減小控制柵電極cg上方及存儲器柵電極mg上方的硅化物層s2的薄層電阻，能夠實現具有非易失性存儲單元mc的半導體器件的高速動作。

在上述硅化物層s1及s2的形成過程中，使硅化物層s2形成用的第四次熱處理溫度低于硅化物層s1形成用的第二次熱處理溫度，由此能夠減小硅化物層s2內在的拉伸應力，能夠防止控制柵電極cg及存儲器柵電極mg的斷裂及實現降低電阻。

另外，在上述硅化物層s2的形成過程中，使用了含有鉑金的鎳膜，由此與使用不含有鉑金的鎳膜的情況相比，能夠將第三次熱處理溫度設置得較低，能夠防止控制柵電極cg上方的硅化物層s2和存儲器柵電極mg上方的硅化物層s2短路(short)。

以下，針對本實施方式的變形例進行說明。

<變形例1>

在上述實施方式中，如使用圖13說明了的那樣，在通過使用了在鎳(ni)之中添加有鉑金(pt)的合金靶的濺射法來形成了金屬膜mf1之后，對半導體襯底sb實施上述第一次及上述第二次熱處理來形成硅化物層s1。

在變形例1中，在通過使用了不含有鉑金(pt)的鎳(ni)靶的濺射法或者cvd法來形成金屬膜mf3之后，使用離子注入法將鉑金(pt)導入金屬膜mf3中。而且，能夠對導入有鉑金(pt)的金屬膜mf3實施上述第一次及上述第二次熱處理來形成硅化物層s1。當然，將硅化物層s1中含有的鉑金(pt)的含量(濃度)設置為5％以上(更加優選地，設置為5％以上且10％以下)。

進一步地，硅化物層s2的形成過程也與上述同樣，也可以是在通過使用了不含有鉑金(pt)的鎳(ni)靶的濺射法或者cvd法來形成了金屬膜mf4之后，使用離子注入法向金屬膜mf4中導入鉑金(pt)。而且，能夠對導入了鉑金(pt)的金屬膜mf4實施上述第三次及上述第四次熱處理，由此形成硅化物層s2。當然，硅化物層s2中含有的鉑金(pt)的含量(濃度)不足5％。

此外，硅化物層s1和硅化物層s2兩者也可以不都通過變形例1的方法形成。例如，也可以是一者通過變形例1的方法形成，另一者通過實施方式1的方法形成。

<變形例2>

針對相對于變形例1的變形例2進行說明。

在變形例1中，在使用離子注入法向金屬膜mf3中導入了鉑金(pt)之后，實施上述第一次及上述第二次熱處理，由此形成了硅化物層s1，但在變形例2中，在上述第一次及上述第二次熱處理之后，使用離子注入法向含有鉑金(pt)的硅化物層s1中進行導入。即，通過上述第一次及上述第二次熱處理，形成不含有鉑金(pt)的硅化物層(稱為副硅化物層)，以離子注入的方式向副硅化物層注入鉑金(pt)，形成含有鉑金(pt)的硅化物層s1。當然，將硅化物層s1中含有的鉑金(pt)的含量(濃度)設置為5％以上(更加優選地在5％以上且10％以下)。

進一步地，硅化物層s2的形成過程也與上述同樣，在上述第三次及上述第四次熱處理之后，使用離子注入法向含有鉑金(pt)的硅化物層s2中進行導入。即，通過上述第三次及上述第四次熱處理，形成不含有鉑金(pt)的副硅化物層，以離子注入的方式向副硅化物層注入鉑金(pt)，由此形成含有鉑金(pt)的硅化物層s2。當然，將硅化物層s2中含有的鉑金(pt)的含量(濃度)設置為不足5％。

若采用變形例2，則對于形成硅化物層s1后的熱負荷，能夠抑制硅化物層的異常生長，能夠減小源極區域及漏極區域的漏電流。

此外，硅化物層s1和硅化物層s2兩者也可以不都通過變形例2的方法形成。例如，也可以一者通過變形例2的方法形成，另一者通過實施方式1或者變形例1的方法形成。

在上述實施方式及變形例中，以具有被源極區域和漏極區域夾著的控制柵電極和存儲器柵電極的分柵型單元monos構造的存儲單元為例，說明了非易失性存儲單元，但非易失性存儲單元也可以是單柵極型的monos構造的存儲單元。在這種情況下的存儲單元具有形成于半導體襯底內的源極區域及漏極區域、柵電極、形成于半導體襯底與柵電極之間的層疊膜，該層疊膜包括氧化硅膜ox1、形成于氧化硅膜ox1上方的氮化硅膜nt、氮化硅膜nt上方的氧化硅膜ox2。進一步地，在源極區域及漏極區域的表面形成上述的硅化物層s1，在柵電極上方形成上述硅化物層s2，硅化物層s2中含有的添加劑(例如鉑金)的含量(濃度)低于硅化物層s1中含有的添加劑(例如鉑金)的含量(濃度)。

以上，基于本發明的實施方式，具體地說明了由本發明的發明人提出的發明，但本發明當然不限定于上述實施方式，在不脫離其主旨的范圍內能夠進行各種各樣的變更。

例如，在本實施方式中，雖然舉例示出鎳(ni)作為第一金屬，但也可以取代鎳(ni)而使用鈦(ti)或者鈷。另外，雖然舉例示出了鉑(pt)作為第二金屬，但也可以取代鉑(pt)而使用鉭(ta)、鈀(pd)、鋁(al)、錳(mn)或者鎢(w)。

另外，以下記載了上述實施方式中的內容的一部分。

[附注1]

一種半導體器件，其在半導體襯底的第一區域具有第一misfet，其中，

所述第一misfet具有：

第一柵極絕緣膜，其在所述第一區域中設于所述半導體襯底上方；

第一柵電極，其設于所述第一柵極絕緣膜上方；

第一雜質區域，其在所述第一區域中構成以夾著所述第一柵電極的方式設于所述半導體襯底中的第一源極區域的一部分和第一漏極區域的一部分；

第一硅化物層，其形成于所述第一雜質區域上方且含有第一金屬和硅；以及

第二硅化物層，其形成于所述第一柵電極的上部且含有所述第一金屬和硅，

在所述第一硅化物層之中添加有與所述第一金屬不同的第二金屬，

所述第二硅化物層中的所述第二金屬的濃度低于所述第一硅化物層中的所述第二金屬的濃度。

附圖標記說明

1a存儲單元區域

1b、1c外圍電路區域

cg控制柵電極

cp接觸插頭

df擴散區域

dg虛設柵電極

ex擴展區域

g1、g2柵電極

gim、git、gih、gil柵極絕緣膜

hk絕緣膜

if1～if9絕緣膜

il1、il2層間絕緣膜

m1布線層

mc存儲單元

mf1、mf2、mf3、mf4金屬膜

mg存儲器柵電極

on絕緣膜

ps1、ps2、ps3硅層

pw1、pw2、pw3p型阱

q1、q2misfet

sb半導體襯底

s1、s2硅化物層

st元件隔離區域

sw側壁

tn金屬膜