本發明涉及一種芯片封裝結構及其封裝方法，屬于半導體封裝技術領域。

背景技術：

隨著半導體硅工藝的發展，芯片的尺寸越來越小，芯片尺寸封裝是主流，但部分封裝結構并不采用BGA陣列結構，而是采用與傳統QFN或LGA相類似地平面焊盤結構。由于硅基體本身是半導體材料，其芯片四周的硅基本體1裸露在組裝環境中，如圖1所示，在貼裝回流工藝中，電極區域11容易因為焊錫膏2印刷量過多而導致部分焊錫爬升到硅基本體1的側壁裸露的硅上面，造成芯片漏電或短路；或者由于芯片間距比較近，加熱或回流后，導致芯片的側壁接觸到了其他芯片的金屬凸塊而導致失效。

技術實現要素：

本發明的目的在于克服上述不足，提供一種側壁絕緣保護、不易漏電或短路、提高可靠性、改善芯片貼裝良率的芯片封裝結構及其封裝方法。

本發明的目的是這樣實現的：

本發明一種芯片封裝結構及其封裝方法，其包括硅基本體和芯片電極，所述硅基本體的正面設置鈍化層并開設鈍化層開口，所述芯片電極由背面嵌入于硅基本體的正面，所述鈍化層開口露出芯片電極的正面，

所述鈍化層的上表面設置介電層并開設介電層開口，所述介電層開口也露出芯片電極的正面；

所述芯片電極的正面設置金屬凸塊結構，并與芯片電極固連，所述金屬凸塊結構由下而上依次包括金屬種子層、金屬柱、焊料層；

所述硅基本體的側壁與芯片電極所在的水平面的夾角為α，夾角α取值范圍為60°≤α≤120°，所述硅基本體的背面設置導電加強層和包封層，所述導電加強層附著于硅基本體的背面，所述包封層包覆導電加強層并覆蓋硅基本體的裸露的背面和側壁，所述包封層為一體結構，其與介電層于兩者的交界處密閉連接；

所述芯片封裝結構的總厚度H為50~300微米。

進一步地，所述包封層與介電層于兩者的交界處設置密閉連接結構，所述密閉連接結構在介電層和\或硅基本體上呈點狀、鋸齒狀、階梯狀。

進一步地，所述導電加強層由上而下依次包括金屬種子層、導電金屬層。

進一步地，所述導電加強層為高分子導電材料或導電納米材料。

進一步地，所述導電加強層完全覆蓋硅基本體的背面。

進一步地，所述導電加強層部分覆蓋硅基本體的背面，其呈復數個同心環狀、復數個條形狀。

本發明一種芯片封裝結構的封裝方法，包括步驟：

步驟一，取集成電路晶圓，其表面設有芯片電極及相應的電路布局，覆蓋于晶圓上表面的鈍化層于芯片電極上方開設鈍化層開口并露出芯片電極的正面；

步驟二，利用光刻工藝在晶圓表面設置介電層并開設介電層開口，介電層開口，介電層開口露出芯片電極的正面；

步驟三，利用濺射或化學鍍的方法在晶圓表面沉積金屬種子層，再依次利用光刻工藝、電鍍工藝在芯片電極的正面設置金屬柱和金屬柱頂端的焊料層，去除剩余的光刻膠，并腐蝕去掉金屬柱以外區域的無效的金屬種子層，形成金屬凸塊結構；

步驟四，在晶圓正面臨時鍵合與之大小一致的支撐載體，所述支撐載體是硅基加強板或是玻璃基載體；

步驟五，通過物理研磨或濕法腐蝕的方法將晶圓背面進行減薄工藝，其減薄厚度根據實際情況確定；

步驟六，在減薄的晶圓的背面通過蒸鍍或印刷的方法形成導電加強層13，

步驟七，沿劃片道方向依次通過光刻、干法或濕法刻蝕以及光刻膠剝離工藝形成溝槽，所述溝槽的底部在垂直方向上的位置低于芯片電極的電路的底部，所述溝槽的槽壁與溝底的夾角范圍為β，夾角β的取值范圍為60°≤β≤120°；

步驟八，在真空環境下，在形成溝槽的晶圓背面通過注塑包封料或者貼膜工藝貼覆包封膜的方式形成包封層，所述包封層完全包覆硅基本體的側壁和背面；

步驟九，通過印刷工藝或貼膜工藝在包封層的背面形成背面保護層；

步驟十，去除鍵合的支撐載體，并對步驟三中的封裝結構的上表面進行清洗，并去除殘留物，露出晶圓正面及金屬凸塊結構；

步驟十一，將上述步驟中的封裝結構再次沿劃片道進行切割，形成復數顆獨立的封裝單體。

進一步地，步驟七中，所述溝槽在深度方向上貫穿晶圓，將晶圓分割成復數量的硅基本體。

進一步地，步驟七中，在溝槽形成之后還包括步驟：在所述溝槽的溝底和\或槽壁通過激光工藝或刻蝕工藝形成呈點狀、鋸齒狀或階梯狀的密閉連接結構。

本發明的有益效果是：

1）、本發明封裝的芯片封裝結構側壁設置絕緣保護，避免了因焊錫爬升到硅基本體的側壁裸露的硅上面而造成的漏電或短路，提高可靠性，改善了芯片的良率；

2）、本發明實現的芯片封裝結構的金屬柱高度尺寸進一步減薄，且采用裸露設計，而硅基本體的四周和背面設置的包封層為一體結構，結構簡潔，降低了設計難度，節約了制造成本；

3）、本發明采用在晶圓背面設置溝槽，將晶圓分割成芯片單體，并實施芯片單體四周和背面保護技術，這種方法避免了晶圓重構，對于較小芯片來說，有效地提高了產能，進一步降低成本；

4）、本發明采用的臨時鍵合技術，解決了薄片的取放問題，有利于便攜式電子設備的集成發展，同時實現了封裝結構的小型化、薄型化和輕量化。

附圖說明

圖1為現有芯片封裝結構的剖面示意圖；

圖2為本發明一種芯片封裝結構及其封裝方法的流程圖；

圖3A為本發明一種芯片封裝結構的實施例的正面示意圖；

圖3B為圖3A的A-A剖面示意圖；

圖4A、4B為導電加強層的示意圖；

圖5A~5L 為圖3A的實施例的封裝方法流程圖；

圖中：

晶圓100

硅基本體1

芯片電極11

鈍化層12

鈍化層開口121

導電加強層13

包封層3

介電層4

介電層開口41

金屬凸塊結構5

金屬種子層51

金屬柱53

焊料層55

支撐載體6

臨時鍵合膠61

臨時鍵合膜63

溝槽7

背面保護層8。

具體實施方式

參見圖2，本發明一種芯片封裝結構及其封裝方法的工藝流程如下：

S1：取集成電路晶圓，在晶圓表面設置介電層并開介電層開口；

S2：在介電層開口內設置金屬凸塊結構；

S3：在晶圓正面鍵合支撐載體；

S4：減薄晶圓背面

S5：在減薄的晶圓的背面形成導電加強層，再沿劃片道設置溝槽；

S6：在設置溝槽的晶圓背面形成包封層；

S7：去除臨時鍵合的支撐載體；

S8：將完成封裝工藝的上述結構切割成復數顆背面及四周保護的封裝單體。

現在將在下文中參照附圖更加充分地描述本發明，在附圖中示出了本發明的示例性實施例，從而本公開將本發明的范圍充分地傳達給本領域的技術人員。然而，本發明可以以許多不同的形式實現，并且不應被解釋為限制于這里闡述的實施例。

具體實施例，參見圖3A和圖3B。

其中，圖3A為本發明一種芯片封裝結構的實施例的正面示意圖、圖3B為圖3A的實施例的A-A剖面示意圖。其硅基本體1的正面設置鈍化層12并開設鈍化層開口121。芯片電極11至少為兩個，其中一個為負極，如圖3A所示，并規則排布。芯片電極11由背面嵌入硅基本體1的正面，鈍化層開口121露出芯片電極11的正面。

鈍化層12的上表面設置介電層4并開設介電層開口41，介電層開口41略小于鈍化層開口121，介電層開口41也露出芯片電極11的正面。

在芯片電極11的正面設置金屬凸塊結構5，該金屬凸塊結構5由下而上依次包括金屬種子層51、金屬柱53、焊料層55。其中，金屬柱53采用裸露設計，一般地，金屬柱53的厚度范圍為3~10微米。為了在貼裝回流工藝中避免電極區域的爬錫現象，起連接固定作用的金屬凸塊結構5的高度只需略高于介電層4的高度即可，其中以金屬柱53的厚度范圍3~5微米為佳。如圖3B所示，金屬凸塊結構5的高度尺寸盡可能地減薄，節約了制造成本，其簡潔的封裝結構，也降低了工藝難度，提高了封裝的可靠性。

硅基本體1的側壁與芯片電極11所在的水平面的夾角為α，夾角α取值范圍為60°≤α≤120°，如圖3B所示為α=90°。優選地，當90°＜α≤120°時，硅基本體1呈梯臺，以有助于提高封裝結構的整體穩定性和電性能的可靠性。硅基本體1的四個側壁和背面設置包封層3，該包封層3由可以起到防水、防潮、防震、防塵、散熱、絕緣等作用的包封料形成的。該包封層3以一體結構為佳。在包封層3與介電層4的交界處，包封層3與介電層4密閉連接。一般地，在包封層3與介電層4于兩者的交界處、在包封層3與硅基本體1于兩者的交界處設置密閉連接結構，見圖3B之I區域，該密閉連接結構呈點狀、鋸齒狀、階梯狀等，以增強交界處的連接強度。

包封層3使硅基本體1的前后左右四個側壁及背面均得到物理和電氣保護，防止芯片的側壁接觸到了其他芯片的金屬凸塊而導致失效，避免了外界干擾，提高了其可靠性；同時為側壁提供絕緣保護，使其不易漏電或短路，改善了芯片貼裝良率。

為了使封裝結構的整體的電場均勻，還可以在硅基本體1的背面設置導電加強層13，該導電加強層13由上而下依次包括金屬種子層、導電金屬層，金屬種子層可以增強導電金屬層與硅基本體1的牢固性。當然，導電加強層13也可以使用密度小、易加工、耐腐蝕、可大面積成膜的高分子導電材料或納米導電材料，其電導率的范圍以10^-2 S/cm～1S/cm為佳。

另外，導電加強層13可以完全覆蓋硅基本體1的背面，使整體的電場充分均勻。導電加強層13也可以部分覆蓋硅基本體1的背面，根據實際需要，通過設計，使其呈復數個同心環狀、復數個條形狀等結構，如圖4A和圖4B所示，在設計滿足需要的同時獲得滿意的功能，提高可靠性能，同時節約材料成本。

本發明一種芯片封裝結構采用先進的圓片級工藝，可以得到整體厚度50～300微米的封裝結構，遠比傳統的封裝結構更薄、更輕、更小。

本發明一種芯片封裝結構的封裝方法，參見圖5A至5K，其工藝包括如下步驟：

步驟一，參見圖5A，取集成電路晶圓100，其表面設有芯片電極11及相應的電路布局，覆蓋于晶圓100上表面的鈍化層12于芯片電極11上方開設鈍化層開口121并露出芯片電極11的正面。

步驟二，參見圖5B，利用光刻工藝在晶圓100表面設置介電層4并開設介電層開口41，介電層開口41也露出芯片電極11的正面。

步驟三，參見圖5C，利用濺射或化學鍍的方法在晶圓100表面沉積金屬種子層51，再依次利用光刻工藝、電鍍工藝在芯片電極的正面設置金屬柱53和金屬柱53頂端的焊料層55，去除剩余的光刻膠，并腐蝕去掉金屬柱53以外區域的無效的金屬種子層，形成金屬凸塊結構5。

步驟四，參見圖5D，在晶圓100的正面臨時鍵合與之大小一致的支撐載體6，該支撐載體6可以是硅基加強板，如硅片，也可以是玻璃基載體，如玻璃片，通過臨時鍵合膠61將晶圓100的正面與支撐載體6連接，參見圖5D，；臨時鍵合也可以采用臨時鍵合膜63，該臨時鍵合膜可以是溫敏性的熱剝離膜，也可以是UV剝離膜，將金屬凸塊結構5陷在臨時鍵合膜63中，參見圖5E。臨時鍵合有利于薄片工藝的進行，減少了碎片的風險。

步驟五，參見圖5F，通過物理研磨或濕法腐蝕的方法將晶圓100的背面進行減薄工藝，其減薄厚度根據實際情況確定。

步驟六，參見圖5G，在減薄的晶圓100的背面形成導電加強層13，該導電加強層13可以通過蒸鍍的方法先形成金屬種子層，再在金屬種子層上蒸鍍導電金屬層，也可以將高分子導電材料或導電納米材料通過印刷的方法來實現，不管是通過何種方式，導電加強層13都可以完全覆蓋硅基本體1的背面或者部分覆蓋硅基本體1的背面，使其呈復數個同心環狀、復數個條形狀，如圖4A和圖4B所示。

步驟七，參見圖5H，沿劃片道方向依次通過光刻、干法或濕法刻蝕以及光刻膠剝離工藝形成溝槽7，所述溝槽7的底部在垂直方向上的位置低于芯片電極11的電路的底部，優選地，所述溝槽7在深度方向上貫穿晶圓100，使溝槽7足夠深，并將晶圓100分割成復數量的硅基單體1，所述溝槽7的槽壁與溝底的夾角范圍為β，夾角β的取值范圍為60°≤β≤120°，一般地，溝槽7底部的寬度需小于相鄰芯片有效區域的間距，以防止破壞芯片的電路，故溝槽7的槽壁與溝底的夾角β的取值范圍為90°≤β≤120°為佳。

步驟八，參見圖5I，在真空環境下，將形成溝槽7的晶圓100的背面通過注塑工藝注塑包封料或者貼膜工藝貼覆包封膜的方式形成包封層3，包封層3完全包覆硅基本體1的四個側壁和背面，形成包封層保護的包封體。

步驟九，參見圖5J，通過印刷工藝或貼膜工藝在包封層3的背面形成背面保護層8。

步驟十，參見圖5K，去除鍵合的支撐載體6，并對步驟三中的封裝結構的上表面進行清洗以去除殘留物，露出金屬凸塊結構5。

步驟十一，參見圖5L，將步驟八中的封裝結構再次沿劃片道進行切割，形成復數顆獨立的封裝單體。

在上述工藝過程中，步驟六中通過設置溝槽7將晶圓分割成硅基單體1，這種方法與傳統的刀片切割或者激光切割相比產能較高，并且通過蝕刻方式產生的溝槽7形狀可控，溝槽7的側壁可以是垂直的，也可以是傾斜的，溝槽7的寬度也只需通過光刻開口來調控。此外，蝕刻方式將晶圓分割成硅基單體1產生的應力較小，并且產生的溝槽側壁有一定的粗糙度，可以增加側壁與包封層3結合力。若采用切割的方式會給較薄的晶圓100帶來應力，容易發生隱裂，切割的深度也不好控制，可能切割不足，也可能造成過切，而且對于較小的芯片來說切割整片花費的時間較長，從而降低了生產效率；

步驟七通過注塑包封料或者貼包封膜的方式在一定的壓力下形成包封層3，進一步形成包封層保護的包封體。與通過涂保護膠的方式形成保護膠保護的包封體相比，此發明方法工藝更簡單，而且覆蓋的晶圓表面很平整。涂膠方式容易覆蓋不足，也容易造成晶圓表面凹凸不平，若采用大量的膠先涂膠再進行表面拋平的方式來實現，一方面會造成膠材的浪費，另一方面也會使工藝復雜化。另外，本發明方法在溝槽7形成之后還包括步驟：在所述溝槽7的溝底和\或槽壁通過激光工藝或刻蝕工藝形成呈點狀、鋸齒狀或階梯狀的密閉連接結構，以加強包封層3與介電層4、硅基本體1的連接強度。

此外，步驟六和步驟七通過溝槽刻蝕的方式首先將晶圓100分割成復數量的硅基本體1，再通過注塑包封料或者貼包封膜的方式得到四面和背面保護的芯片封裝結構，這種方式與現有的側壁保護技術，如扇出型封裝技術相比，不但工藝高效，而且成本明顯降低。因為現有的側壁保護技術，通常需要先進行晶圓重構，再通過芯片包覆來實現芯片側壁保護。在晶圓重構之前首先需要對晶圓進行減薄及切割處理成單顆，而在完成晶圓重構之后存在一定的芯片偏移，勢必會對后續的光刻對位造成困擾，尤其對于對小芯片來說，現有工藝實施側壁保護需先進行裝片，耗時較長，浪費機臺產能，而本發明方法通過溝槽刻蝕的方法將其分割成單顆實施側壁保護，避免了晶圓重構，也不存在芯片偏移這一問題。

本發明一種芯片封裝結構及其封裝方法不限于上述優選實施例，這種封裝的應用也可以擴展到許多不同的領域，如無線、光學等等，但不局限于此，任何本領域技術人員在不脫離本發明的精神和范圍內，依據本發明的技術實質對以上實施例所作的任何修改、等同變化及修飾，均落入本發明權利要求所界定的保護范圍內。