本申請涉及半導體器件刻蝕，特別是涉及一種組合圖案的刻蝕方法。

背景技術：

1、隨著半導體制造技術的進步，對半導體的刻蝕需要溝槽和通孔的組合圖案通常會組合在同一層或跨越多個層進行刻蝕，形成復雜的電路結構。

2、相關技術中，在對組合圖案進行刻蝕時，通常考慮以溝槽的刻蝕為主，通過溝槽這種大圖案的蝕刻工藝對溝槽和通孔的組合圖案進行蝕刻，通過足量的過刻形成組合圖案。

3、但是，采用以溝槽的刻蝕為主的組合圖案刻蝕方式，容易造成刻蝕形成的溝槽和通孔處出現極大的負載，極大的負載的存在使得常規的停止層的薄膜沉積無法覆蓋，會極嚴重地影響半導體器件的關鍵電性數據。

技術實現思路

1、基于此，有必要針對上述技術問題，提供一種組合圖案的刻蝕方法，至少能夠通過對刻蝕氣壓的控制，縮小組合圖案中每個圖案之間的刻蝕速度差異，并通過輸入目標比例的主刻蝕氣體和惰性氣體，進一步平衡組合圖案之間的刻蝕速率，避免刻蝕形成的溝槽和通孔處出現極大的負載，也避免了對半導體器件的關鍵電性數據的影響。

2、第一方面，本申請提供了一種組合圖案的刻蝕方法，應用于半導體器件中，所述半導體器件包括襯底及位于襯底上沿垂直襯底方向依次層疊的導電層、介質層、掩膜層和光刻膠層，所述導電層包括多個金屬電極，所述組合圖案包括至少一個溝槽和至少一個通孔；其中，所述方法包括：以目標刻蝕氣壓對所述半導體器件進行刻蝕；輸入目標比例的主刻蝕氣體和惰性氣體，以縮小組合圖案中每個溝槽或通孔之間的刻蝕速度差異，使組合圖案中每個溝槽或通孔暴露出至少一個金屬電極。

3、上述實施例的組合圖案的刻蝕方法中，通過控制刻蝕氣壓，降低等離子體的濃度和轟擊硬掩膜的強度，可以減小組合圖案中的溝槽的蝕刻速率，使組合圖案中的溝槽和通孔的刻蝕速率達到初步的平衡，此基礎上，同過加入惰性氣體作為保護氣體，能夠防止刻蝕過程中主刻蝕氣體對材料電學性質的改變，從而減少刻蝕誘導損傷。

4、在其中一個實施例中，所述方法還包括：在目標電壓下，對半導體器件進行刻蝕，使得所述半導體器件中不同位置之間的刻蝕負載比的差值位于目標范圍內。

5、上述實施例的組合圖案的刻蝕方法中，通過對刻蝕電壓的控制，能夠在盡量不影響組合圖案形成的情況下，促進等離子體的均勻分布，進而減小半導體器件不同位置之間的刻蝕負載比的差異。

6、在其中一個實施例中，通過以下步驟確定目標刻蝕氣壓：獲取不同刻蝕氣壓下組合圖案的刻蝕速率；將組合圖案之間的刻蝕速率最接近時的刻蝕氣壓確定為所述目標刻蝕氣壓。

7、上述實施例的組合圖案的刻蝕方法中，通過獲取不同刻蝕氣壓下組合圖案的刻蝕速率，將組合圖案中的溝槽和通孔的刻蝕速率達到平衡時的刻蝕氣壓為目標刻蝕氣壓，以在以目標刻蝕氣壓對半導體進行刻蝕時，使組合圖案中的溝槽和通孔的刻蝕速率達到平衡。

8、在其中一個實施例中，所述半導體器件還包括底部抗反射涂層，所述底部抗反射涂層位于所述光刻膠層與所述掩膜層之間；其中，通過以下步驟確定主刻蝕氣體和惰性氣體的目標比例：在去除底部抗反射涂層時，獲取不同輸入比例的主刻蝕氣體和惰性氣體時組合圖案之間的刻蝕速率差異；將組合圖案之間的刻蝕速率差異最小時的主刻蝕氣體和惰性氣體之間的輸入比例，確定為主刻蝕氣體和惰性氣體的目標比例。

9、上述實施例的組合圖案的刻蝕方法中，通過在去除底部抗反射涂層時，將組合圖案中的溝槽和通孔的刻蝕速率達到平衡時的刻蝕氣體比例確定為主刻蝕氣體和惰性氣體的目標比例，以在輸入目標比例主刻蝕氣體和惰性氣體去除底部抗反射涂層時，使組合圖案中的溝槽和通孔的刻蝕速率達到平衡。

10、在其中一個實施例中，所述主刻蝕氣體為氫氣，惰性氣體為氮氣。

11、上述實施例的組合圖案的刻蝕方法中，采用氫氣作為主刻蝕氣體，能夠抑制刻蝕過程中polymer(聚合物)的揮發使反應速率下降，抑制硅的刻蝕速度，極大增大二氧化硅對硅的選擇比，平衡組合圖案中的溝槽和通孔之間的刻蝕速率差異，采用氮氣作為惰性氣體，能夠防止刻蝕過程中產生的氫原子對材料電學性質的改變，從而減少刻蝕誘導損傷，同時達到縮減關鍵尺寸的作用。

12、在其中一個實施例中，主刻蝕氣體和惰性氣體之間的目標比例為1至1/2之間。

13、上述實施例的組合圖案的刻蝕方法中，通過對主刻蝕氣體和惰性氣體之間的目標比例的限制，在刻蝕組合圖案時，加入能夠抑制polymer的揮發，使反應速率下降，同時抑制硅的刻蝕速度，極大增大二氧化硅對硅的選擇比，平衡組合圖案中的溝槽和通孔的刻蝕速率差異，還能夠防止刻蝕過程中產生的主刻蝕氣體對材料電學性質的改變，從而減少刻蝕誘導損傷，達到縮減關鍵尺寸的作用。

14、在其中一個實施例中，目標刻蝕氣壓為30mt-90mt。

15、上述實施例的組合圖案的刻蝕方法中，通過對目標刻蝕氣壓的限制，在刻蝕組合圖案時，降低等離子體的濃度并減慢轟擊硬掩膜的強度，進而減慢對組合圖案中溝槽的刻蝕速度，使組合圖案中的溝槽和通孔的刻蝕速率達到平衡。

16、在其中一個實施例中，目標電壓為150v-300v。

17、上述實施例的組合圖案的刻蝕方法中，通過對目標電壓的限制，能夠減小半導體器件中不同位置之間的刻蝕負載比的差異，在不影響組合圖案負載的情況下，通過對目標電壓的限制作為輔助，進一步促進等離子體的均勻分布。

18、在其中一個實施例中，方法還包括：以目標低頻功率半導體器件進行刻蝕，以縮小組合圖案中每個圖案之間的刻蝕速度差異。

19、上述實施例的組合圖案的刻蝕方法中，在以目標刻蝕氣壓對半導體器件進行刻蝕的情況下，加入目標低頻功率進一步降低等離子體的濃度并減慢轟擊硬掩膜的強度，使組合圖案中的溝槽和通孔的刻蝕速率達到進一步的平衡。

20、在其中一個實施例中，目標低頻功率為0w-200w。

21、上述實施例的組合圖案的刻蝕方法中，通過降低對組合圖案刻蝕的低頻功率，降低刻蝕時等離子體的濃度和轟擊硬掩膜的強度，進一步削弱組合圖案中溝槽的蝕刻速率。

22、上述組合圖案的刻蝕方法，通過對刻蝕氣壓的控制，縮小組合圖案中每個圖案之間的刻蝕速度差異，并通過輸入目標比例的主刻蝕氣體和惰性氣體，進一步平衡組合圖案之間的刻蝕速率，避免刻蝕形成的溝槽和通孔處出現極大的負載，也避免了對半導體器件的關鍵電性數據的影響。

技術特征：

1.一種組合圖案的刻蝕方法，其特征在于，應用于半導體器件中，所述半導體器件包括襯底及位于襯底上沿垂直襯底方向依次層疊的導電層、介質層、掩膜層和光刻膠層，所述導電層包括多個金屬電極，所述組合圖案包括至少一個溝槽和至少一個通孔；

2.根據權利要求1所述的方法，其特征在于，所述方法還包括：

3.根據權利要求1所述的方法，其特征在于，通過以下步驟確定目標刻蝕氣壓：

4.根據權利要求1所述的方法，其特征在于，所述半導體器件還包括底部抗反射涂層，所述底部抗反射涂層位于所述光刻膠層與所述掩膜層之間；

5.根據權利要求1或4所述的方法，其特征在于，所述主刻蝕氣體包括氫氣，所述惰性氣體包括氮氣。

6.根據權利要求1或4所述的方法，其特征在于，所述主刻蝕氣體和所述惰性氣體之間的目標比例為1至1/2之間。

7.根據權利要求1所述的方法，其特征在于，所述目標刻蝕氣壓為30mt-90mt。

8.根據權利要求2所述的方法，其特征在于，所述目標電壓為150v-300v。

9.根據權利要求1所述的方法，其特征在于，所述方法還包括：

10.根據權利要求1所述的方法，其特征在于，所述目標低頻功率為0w-200w。

技術總結
本申請涉及一種組合圖案的刻蝕方法，應用于半導體器件中，半導體器件包括襯底及位于襯底上沿垂直襯底方向依次層疊的導電層、介質層、掩膜層和光刻膠層，導電層包括多個金屬電極，組合圖案包括至少一個溝槽和至少一個通孔，方法包括：以目標刻蝕氣壓對半導體器件進行刻蝕；輸入目標比例的主刻蝕氣體和惰性氣體，以縮小組合圖案中每個溝槽或通孔之間的刻蝕速度差異，使組合圖案中每個溝槽或通孔暴露出至少一個金屬電極。至少能夠通過刻蝕氣壓和輸入目標比例的主刻蝕氣體和惰性氣體的方式，平衡組合圖案之間的刻蝕速率，避免了刻蝕形成的溝槽和/或通孔處出現極大的負載，也避免了對半導體器件的關鍵電性數據的影響。

技術研發人員：沙帥
受保護的技術使用者：杭州富芯半導體有限公司
技術研發日：
技術公布日：2025/4/28