專利名稱：射頻識(shí)別中的限幅電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種模擬集成電路中的限幅電路，特別是涉及一種射頻識(shí)別中的限幅電路。
背景技術(shù)：
在射頻識(shí)別電路設(shè)計(jì)中，限幅電路是核心模塊之一。載波信號(hào)經(jīng)過整流后的電壓一般有IOV甚至更高，而這么高的電壓對(duì)電路中的電容以及晶體管都構(gòu)成一定的威脅，嚴(yán)重的時(shí)候會(huì)直接導(dǎo)致電路失效。限幅電路就是對(duì)這個(gè)整流后的電壓進(jìn)行限幅，使得整流后的電壓穩(wěn)定在一個(gè)范圍之內(nèi)。當(dāng)工作場(chǎng)強(qiáng)比較小的時(shí)候，整流后的電壓沒有達(dá)到限幅電路的閾值，限幅電路就處于關(guān)閉狀態(tài)；當(dāng)工作場(chǎng)強(qiáng)逐漸增大的時(shí)候，整流后的電壓就逐漸高于限幅電路的閾值，限幅電路及其泄流管就開啟，泄流管就開始泄放電流，從而穩(wěn)定限幅電壓；當(dāng)工作場(chǎng)強(qiáng)比較大時(shí)，泄流管就開啟的比較厲害，需要泄放更多的電流來達(dá)到穩(wěn)定電壓的目的。在圖1所示的現(xiàn)有限幅電路中，當(dāng)工作場(chǎng)強(qiáng)比較大時(shí)，雖然泄流管泄放的電流比較大，但是限幅電路輸出的限幅電壓還是隨著工作場(chǎng)強(qiáng)的增大而快速增大，這就導(dǎo)致輸出的限幅電壓不夠穩(wěn)定。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是提供一種射頻識(shí)別中的限幅電路，能使輸出的限幅電壓更加穩(wěn)定。為解決上述技術(shù)問題，本發(fā)明的射頻識(shí)別中的限幅電路，包括:耦合整流模塊，與該耦合整流模塊相連接的限幅模塊；其中，所述限幅模塊包括:第一電阻Rl，其一端與稱合整流模塊的輸出端相連接，另一端與第一 PMOS晶體管M3的源極、第三PMOS晶體管M5的源極、第四PMOS晶體管M6的源極和第二電容C2的一端相連接；第一 PMOS晶體管M3的柵極與其漏極、第二 PMOS晶體管M4的源極和第三PMOS晶體管M5的柵極相連接；第二 PMOS晶體管M4的柵極與其漏極、第三NMOS晶體管M7的柵極和第二電阻R2的一端相連接；第三NMOS晶體管M7的漏極與第三PMOS晶體管M5的漏極和第四PMOS晶體管M6的柵極相連接；第二電阻R2的另一端、第三NMOS晶體管M7的源極、第四PMOS晶體管M6的漏極和第二電容C2的另一端接地。本發(fā)明的射頻識(shí)別中的限幅電路，在圖1所示現(xiàn)有限幅電路的基礎(chǔ)上，通過調(diào)整第三PMOS晶體管M5的連接線路，使得第三PMOS晶體管M5和第三NMOS晶體管M7這條支路中，第三NMOS晶體管M7管工作在線性區(qū)，增加了電壓轉(zhuǎn)換電流的增益，從而使得輸出的限幅電壓更加穩(wěn)定。
本發(fā)明的限幅電路與現(xiàn)有技術(shù)相比，能在幾乎不增加版圖面積，且僅改變一個(gè)晶體管連接線路的基礎(chǔ)上，最大限度的穩(wěn)定了輸出的限幅電壓，從而保證整個(gè)電路的穩(wěn)定工作。本發(fā)明的射頻識(shí)別中的限幅電路，可用于高頻射頻識(shí)別中。


下面結(jié)合附圖與具體實(shí)施方式
對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說明:圖1是現(xiàn)有的限幅電路原理圖；圖2是所述射頻識(shí)別中的限幅電路原理圖。
具體實(shí)施例方式由于圖1所示現(xiàn)有的限幅電路輸出的限幅電壓不夠穩(wěn)定，限幅電壓隨著工作場(chǎng)強(qiáng)的變化比較大，不利于后續(xù)穩(wěn)壓電路的工作。本發(fā)明在圖1所示現(xiàn)有技術(shù)的基礎(chǔ)上進(jìn)行改進(jìn)，使得工作場(chǎng)強(qiáng)增加的時(shí)候，限幅電路的輸出電壓增加的較為緩慢，從而更好的穩(wěn)定限幅電路的輸出限幅電壓，使得輸出的限幅電壓穩(wěn)定性更好。圖2是所述射頻識(shí)別中的限幅電路結(jié)構(gòu)一實(shí)施例原理結(jié)構(gòu)圖。比較圖2與圖1，可以看出，該實(shí)施例與圖1所示的電路結(jié)構(gòu)基本相同，其區(qū)別主要在于第三PMOS晶體管M5的連接線路不同。參見圖2，所述用于射頻識(shí)別中的限幅電路，其包括:耦合整流模塊和與其輸出端相連接的限幅模塊。所述耦合整流模塊包括:第一電感LI和第二電感L2，第一電容Cl，第一 NMOS晶體管Ml，第二 NMOS晶體管M2。IN端為讀卡機(jī)的輸入端。限幅模塊包括:第一 PMOS晶體管M3，第二 PMOS晶體管M4，第三PMOS晶體管M5，第四PMOS晶體管M6，第三NMOS晶體管M7。此外，限幅模塊還包括第一電阻R1，第二電阻R2，第二電容C2。耦合整流模塊是將載波信號(hào)耦合到卡片端，并且進(jìn)行整流后得到一電壓，此電壓經(jīng)過限幅和穩(wěn)壓后就是卡片中的電源電壓。整流后的電壓幅度一般比較高，場(chǎng)強(qiáng)大的時(shí)候電壓有IOV甚至更高，而限幅模塊就是將這一電壓限定在一個(gè)較小的范圍內(nèi)。當(dāng)工作場(chǎng)強(qiáng)增大時(shí)，圖2中A點(diǎn)的電壓就變高，限幅模塊就開啟，第四PMOS晶體管M6就開始泄放電流，第一電阻Rl的壓降增大，又使得A點(diǎn)電壓變小，最終使得輸出限幅電壓穩(wěn)定在一個(gè)值。輸入信號(hào)IN通過第一電感LI和第二電感L2稱合到卡片端,與第一電容C I發(fā)生諧振，然后經(jīng)過第一 NMOS晶體管M I和第二 NMOS晶體管M2整流后輸出給限幅模塊，整流后的輸出電壓為A點(diǎn)電壓。本實(shí)施例中電路接地GND端的電位由另外一組整流管產(chǎn)生。第一PMOS晶體管M3和第二 PMOS晶體管M4管為二極管連接，形成等效的正向二極管，和第二電阻R2形成一條支路。當(dāng)整流后的電壓(A點(diǎn)電壓)高于第一 PMOS晶體管M3、第二 PMOS晶體管M4和第三NMOS晶體管M7的導(dǎo)通電壓之和，限幅模塊就開始工作了，第一 PMOS晶體管M3、第二 PMOS晶體管M4和第三NMOS晶體管M7的導(dǎo)通電壓之和也就是限幅電路的閾值電壓。參見圖2，當(dāng)A點(diǎn)的電壓增加時(shí)，B點(diǎn)的電壓就增加，B點(diǎn)電壓的增加使得流過第三PMOS晶體管M5這條支路的電流變小，而此時(shí)C點(diǎn)電壓也增加，就迫使第三NMOS晶體管M7管進(jìn)入線性區(qū)。當(dāng)?shù)谌齆MOS晶體管WJ工作在線性區(qū)時(shí)，第三NMOS晶體管M 7的漏極電壓就變的更小，從而使得第四PMOS晶體管M6開啟的更加厲害，第四PMOS晶體管M6管泄放的電流也更大；此時(shí)，第一電阻Rl的壓降也更大，最后使得A點(diǎn)電壓又降低，從而達(dá)到了最大限度穩(wěn)定電壓的目的。上述實(shí)施例的電路結(jié)構(gòu)給整體限幅電路提供了更高的電壓電流轉(zhuǎn)換增益，使得輸出限幅電壓更加穩(wěn)定。當(dāng)工作場(chǎng)強(qiáng)比較小時(shí)，此時(shí)限幅模塊還沒有開啟，第一 PMOS晶體管M3、第二 PMOS晶體管M4和第二電阻R2組成的支路中(R2為百k歐姆的量級(jí))，B點(diǎn)的電壓較高，大概比A點(diǎn)電壓低一個(gè)閾值電壓，而C點(diǎn)的電壓較低，為幾十mV量級(jí)，所以第三PMOS晶體管M5比第三NMOS晶體管M7管的導(dǎo)通狀態(tài)更好。在第三PMOS晶體管M5和第三NMOS晶體管M7這條支路中，會(huì)存在及其微小的漏電流，就使得D點(diǎn)的電壓跟隨A點(diǎn)而保持為高電位，這就使得第四PMOS晶體管M6處于穩(wěn)定的關(guān)閉狀態(tài)。第二電容C2輔助提供濾波穩(wěn)壓作用。圖2與圖1所述的限幅電路輸出的限幅電壓如下表所示:
權(quán)利要求
1.一種射頻識(shí)別中的限幅電路，包括:耦合整流模塊，與該耦合整流模塊相連接的限幅模塊；其特征在于，所述限幅模塊包括: 第一電阻，其一端與耦合整流模塊的輸出端相連接，另一端與第一 PMOS晶體管的源極、第三PMOS晶體管的源極、第四PMOS晶體管的源極和第二電容的一端相連接； 第一 PMOS晶體管的柵極與其漏極、第二 PMOS晶體管的源極和第三PMOS晶體管的柵極相連接； 第二 PMOS晶體管的柵極與其漏極、第三NMOS晶體管的柵極和第二電阻的一端相連接； 第三NMOS晶體管的漏極與第三PMOS晶體管的漏極和第四PMOS晶體管的柵極相連接； 第二電阻的另一端、第三NMOS晶體管的源極、第四PMOS晶體管的漏極和第二電容的另一端接地。
全文摘要
本發(fā)明公開了一種射頻識(shí)別中的限幅電路，包括耦合整流模塊，限幅模塊；所述限幅模塊包括第一電阻，其一端與耦合整流模塊的輸出端相連接，另一端與第一PMOS晶體管的源極、第三PMOS晶體管的源極、第四PMOS晶體管的源極和第二電容的一端相連接；第一PMOS晶體管的柵極與其漏極、第二PMOS晶體管的源極和第三PMOS晶體管的柵極相連接；第二PMOS晶體管的柵極與其漏極、第三NMOS晶體管的柵極和第二電阻的一端相連接；第三NMOS晶體管的漏極與第三PMOS晶體管的漏極和第四PMOS晶體管的柵極相連接。本發(fā)明能使輸出的限幅電壓更加穩(wěn)定。
文檔編號(hào)H03G11/00GK103199814SQ20121000408
公開日2013年7月10日 申請(qǐng)日期2012年1月6日 優(yōu)先權(quán)日2012年1月6日
發(fā)明者馬和良 申請(qǐng)人:上海華虹集成電路有限責(zé)任公司