專利名稱：半導(dǎo)體集成電路及其信號傳輸方法
技術(shù)領(lǐng)域：
本發(fā)明的示例性實施例涉及一種半導(dǎo)體設(shè)計技術(shù)，更具體而言，涉及一種具有多層結(jié)構(gòu)的半導(dǎo)體集成電路及其信號傳輸方法。
背景技術(shù)：
一般而言，半導(dǎo)體集成電路的封裝技術(shù)具有小型化和安裝可靠性方面的特征。層置封裝可以具有聞性能和小電路尺寸的特征。 在半導(dǎo)體工業(yè)中，“層疊”的意思是垂直地層疊至少兩個或更多個半導(dǎo)體芯片或封裝。當(dāng)將層疊封裝用于半導(dǎo)體存儲裝置中時，半導(dǎo)體存儲裝置的存儲容量可以是不實施層疊封裝的半導(dǎo)體存儲裝置的存儲容量的兩倍或更多倍。此外，層疊封裝不僅增加存儲容量，而且還更有效地使用安裝面積。此外，層疊封裝具有更高的封裝密度。可以通過以下方法制造層疊封裝。首先，可以將個體的半導(dǎo)體芯片層疊，然后進行封裝。其次，可以將已封裝的個體半導(dǎo)體芯片層疊。經(jīng)由金屬性連線或穿通硅通孔(TSV)來將層疊式半導(dǎo)體封裝中的個體的半導(dǎo)體芯片電耦接。使用TSV的層疊封裝具有如下結(jié)構(gòu)半導(dǎo)體芯片之間的物理耦接和電耦接通過形成在各個半導(dǎo)體芯片中的TSV來垂直地實現(xiàn)。作為參考，使用各種方法來形成TSV,所述方法諸如首先通孔工藝(via firstprocess)、最后通孔工藝(via last process)、背面最后通孔工藝(via last from backside process)
坐坐寸寸ο圖IA至圖IG示出一種形成TSV的方法。在以下描述中，將以中途通孔工藝(viamiddle process)為例來進行說明。中途通孔工藝是指,在有源層中形成了電路的一部分的狀態(tài)下形成TSV。參見圖1A，在晶片襯底102上形成有源層104和晶體管106。參見圖1B，對有源層104和晶片襯底102進行刻蝕以形成具有指定深度的凹槽，并用諸如金屬(例如，銅)的導(dǎo)電材料來填充凹槽以提供TSV 108的基座。參見圖1C，在有源層104上形成層間電介質(zhì)層110，且在層間電介質(zhì)層110中形成金屬線112。金屬線112與TSV 108和晶體管106電耦接。在TSV 108上方的金屬線上形成TSV焊盤114，TSV焊盤114將用于電耦接TSV 108。參見圖1D，當(dāng)形成TSV焊盤114時，形成凸塊116且凸塊116與TSV焊盤114電耦接。凸塊116是將TSV 108與形成在層疊的另一個半導(dǎo)體芯片中的TSV電耦接的部件。隨后在層間電介質(zhì)層Iio之上形成載體118。載體118是在晶片薄化工藝(waferthinningprocess)(圖IE所示)期間固定晶片的部件,執(zhí)行所述晶片薄化工藝是為了暴露出TSV108的一個端部。
參見圖1E，執(zhí)行晶片薄化工藝以暴露出TSV 108的端部中的一個。在已被晶片薄化工藝暴露出來的TSV 108的暴露的端部處形成凸塊120。接著，參見圖1F，去除載體118。因此，制造出用于層疊的半導(dǎo)體芯片100A，且在半導(dǎo)體芯片100A的頂部和底部設(shè)置了凸塊116 和 120。參見圖1G，層疊半導(dǎo)體芯片100A和100B，且經(jīng)由與TSV連接的凸塊而使半導(dǎo)體芯片100A和100B彼此電耦接。在下文，將描述經(jīng)過多個垂直層疊的半導(dǎo)體芯片(在下文，稱為“半導(dǎo)體集成電路”)的信號傳輸路徑。圖2是半導(dǎo)體集成電路的側(cè)視圖，圖2示出施加給半導(dǎo)體集成電路的信號如何經(jīng)由TSV傳送至各個半導(dǎo)體芯片。圖2的半導(dǎo)體集成電路中的各個半導(dǎo)體芯片和TSV可以類似于圖IA至圖IG予以說明。然而，出于圖示的目的，示意性地示出各個半導(dǎo)體芯片和TSV。參見圖2，信號SIG通過設(shè)置在第一半導(dǎo)體芯片CHIPl中的緩沖器BUF而被緩沖成 內(nèi)部信號SIG1，且在被施加至第一半導(dǎo)體芯片CHIPl的同時被傳送至TSV TSVl0此外，從TSV TSVl傳送來的信號SIG2在被施加至第二半導(dǎo)體芯片CHIP2的同時被傳送至TSV TSV2。此外，從TSV TSV2傳送來的信號SIG3在被施加至第三半導(dǎo)體芯片CHIP3的同時被傳送至TSV TSV3。此外，從TSV TSV3傳送來的信號SIG4被施加至第四半導(dǎo)體芯片CHIP4。在傳送各個信號SIG、SIG1、SIG2、SIG3和SIG4時，因設(shè)置在第一半導(dǎo)體芯片CHIPl中的緩沖器BUF造成的延遲時間可以由“tDbuf”表示，因TSV TSVU TSV2和TSV3中的每個造成的延遲時間可以由“tDtsv”表示。參見圖3，施加至第一半導(dǎo)體芯片CHIPl的信號SIGl比信號SIG延遲“tDbuf”，施加至第二半導(dǎo)體芯片CHIP2的信號SIG2比信號SIG延遲“tDbuf+tDtsv”，施加至第三半導(dǎo)體芯片CHIP3的信號SIG3比信號SIG延遲“tDbuf+(tDtsv
*2) ”，施加至第四半導(dǎo)體芯片CHIP4的信號SIG4比信號SIG延遲“tDbuf+(tDtsv * 3) ”。簡言之，信號SIG1、SIG2、SIG3和SIG4各自根據(jù)信號傳輸所經(jīng)過的TSV的數(shù)目而遞增地延遲。由于因TSV TSV1、TSV2和TSV3造成的延遲，可能會發(fā)生歪斜(skew)。由TSV TSVl、TSV2和TSV3導(dǎo)致的信號延遲是因為TSV TSVl、TSV2和TSV3以及TSV的凸塊所形成的寄生電阻和寄生電容(R * C)而造成的。由信號延遲造成的歪斜限制了高速操作。

發(fā)明內(nèi)容
本發(fā)明的實施例涉及一種能夠使多個層疊的半導(dǎo)體芯片之間的歪斜減小的半導(dǎo)體集成電路及其信號傳輸方法。根據(jù)本發(fā)明的一個實施例，一種半導(dǎo)體集成電路包括多個半導(dǎo)體芯片，所述多個半導(dǎo)體芯片被層疊成多層結(jié)構(gòu)；每個半導(dǎo)體芯片中的校正電路，被配置為將與芯片在層疊中的位置相對應(yīng)的延遲時間反映到輸入信號中以輸出至每個半導(dǎo)體芯片；以及多個穿通芯片通孔，所述多個穿通芯片通孔垂直地穿通半導(dǎo)體芯片中的每個而形成，且被配置為將輸入信號傳送至半導(dǎo)體芯片。根據(jù)本發(fā)明的另一個實施例，一種半導(dǎo)體集成電路包括多個第二半導(dǎo)體芯片，所述多個第二半導(dǎo)體芯片順序地層疊在第一半導(dǎo)體芯片之上；第一半導(dǎo)體芯片，被配置為將外部輸入信號傳送至第二半導(dǎo)體芯片；第一半導(dǎo)體芯片中的校正電路，被配置為將與芯片在層疊中的位置相對應(yīng)的延遲時間反映到外部輸入信號中，以輸出至第一半導(dǎo)體芯片；第二半導(dǎo)體芯片中的每個中的校正電路，被配置為將與芯片在層疊中的位置相對應(yīng)的延遲時間反映到輸入信號中以輸出至第二半導(dǎo)體芯片；以及多個第一穿通芯片通孔，所述多個第一穿通芯片通孔分別垂直地穿通所述多個第二半導(dǎo)體芯片而形成，且分別被配置為將第一半導(dǎo)體芯片傳送來的外部輸入信號作為輸入信號傳送至第二半導(dǎo)體芯片。根據(jù)本發(fā)明的又一個實施例，一種將外部電路施加的信號傳送至多個層疊的半導(dǎo)體芯片的半導(dǎo)體集成電路的信號傳輸方法，包括以下步驟在測試模式期間計算所述多個層疊的半導(dǎo)體芯片之間所產(chǎn)生的延遲時間；以及在正常模式期間將所述延遲時間反映到傳送給各個半導(dǎo)體芯片的信號中且將所述信號輸出至各個半導(dǎo)體芯片。



圖IA至圖IG示出一種形成TSV的方法。圖2是現(xiàn)有的半導(dǎo)體集成電路的結(jié)構(gòu)圖，其示出現(xiàn)有的半導(dǎo)體集成電路的信號傳輸方法。圖3是說明圖2的半導(dǎo)體集成電路的信號傳輸方法的時序圖。圖4示意性地示出根據(jù)本發(fā)明的一個實施例的半導(dǎo)體集成電路。圖5是圖4所示的第一半導(dǎo)體芯片中所包括的校正電路的框圖。圖6是說明圖4的半導(dǎo)體集成電路的信號傳輸方法的時序圖。
具體實施例方式下面將參照附圖更加詳細(xì)地描述本發(fā)明的示例性實施例。然而，本發(fā)明可以用不同的方式來實施，并且不應(yīng)當(dāng)被理解為限于本文所提出的實施例。確切地說，提供這些實施例是為了使本說明書清楚且完整，并且將會向本領(lǐng)域技術(shù)人員完全傳達本發(fā)明的范圍。在本說明書中，相同的附圖標(biāo)記在本發(fā)明的各個附圖和實施例中表示相同的部件。附圖并不一定按比例繪制，并且在某些情況下，為了清楚地示出實施例的特征可能對比例做夸大處理。當(dāng)提及第一層在第二層“上”或在襯底“上”時，其不僅表示第一層直接形成在第二層上或襯底上的情況，還表示在第一層與第二層之間或在第一層與襯底之間存在第三層的情況。在本發(fā)明的實施例中，例如，層疊四個半導(dǎo)體芯片。然而，本發(fā)明的實施例不限于層疊四個半導(dǎo)體芯片的半導(dǎo)體裝置，而是可以層疊更多個或更少個的半導(dǎo)體芯片。圖4示意性地示出根據(jù)本發(fā)明的一個實施例的半導(dǎo)體集成電路。參見圖4，半導(dǎo)體集成電路200具有在第一半導(dǎo)體芯片210之上順序地層疊三個第二半導(dǎo)體芯片220、230和240的結(jié)構(gòu)。第一半導(dǎo)體芯片210接收外部信號SIG且被稱為主芯片。三個第二半導(dǎo)體芯片220、230和240受主芯片控制且被稱為從芯片。可以利用相同的工藝或不同的工藝來制造主芯片和從芯片。第一半導(dǎo)體芯片210包括第一緩沖器211、時鐘信號發(fā)生器213、第二緩沖器215和校正電路217。第一緩沖器211被配置為將外部輸入信號SIG緩沖并輸出內(nèi)部信號SIG’。時鐘信號發(fā)生器213被配置為響應(yīng)于測試使能信號TMEN而產(chǎn)生具有指定周期的內(nèi)部時鐘信號CLK。第二緩沖器215被配置為將內(nèi)部時鐘信號CLK緩沖。校正電路217被配置為將因信號傳輸TSV TSVlU TSV12和TSV13所造成的、與芯片在層疊中的位置相對應(yīng)的延遲時間反映到內(nèi)部信號SIG’中，并輸出第一內(nèi)部輸入信號SIG1。校正電路217使用第一內(nèi)部時鐘信號CLKll和第二內(nèi)部時鐘信號CLK12，所述第一內(nèi)部時鐘信號CLKll是從第二緩沖器215輸出的，所述第二內(nèi)部時鐘信號CLK12是通過使第一內(nèi)部時鐘信號CLKll傳輸經(jīng)過設(shè)置在第二半導(dǎo)體芯片220、230和240中的所有測試TSV TSV21、TSV22、TSV23、TSV33、TSV32和TSV31而獲得的。校正電路217計算因信號傳輸TSV TSVlU TSV12和TSV13所造成的、與芯片在第一半導(dǎo)體芯片210的層疊中的位置相對應(yīng)的延遲時間。因第一緩沖器211的操作造成的延遲時間tDbufl可以等于因第二緩沖器215的操作造成的延遲時間tDbuf2。時鐘信號發(fā)生器213可以產(chǎn)生內(nèi)部時鐘信號CLK，所述內(nèi)部時鐘信號CLK具有足夠的周期以使校正電路217可以計算因?qū)盈B結(jié)構(gòu)的延遲時間所造成的·相位差。另外，第一半導(dǎo)體芯片210還包括開關(guān)219，所述開關(guān)219被配置為響應(yīng)于頂部裸片信號T0P_DIE而將校正電路217的兩個輸入端子耦接。頂部裸片信號T0P_DIE例如可以僅在最上部的第二半導(dǎo)體芯片240中被激活。校正電路217的兩個輸入端子接收第一內(nèi)部時鐘信號CLKll和第二內(nèi)部時鐘信號CLK12。三個第二半導(dǎo)體芯片220、230和240分別包括校正電路221、231和241、信號傳輸TSV TSV11、TSV12 和 TSV13、第一測試 TSV TSV21、TSV22 和 TSV23，以及第二測試 TSV TSV31、TSV32 和 TSV33。校正電路221、231和241分別被配置為將因信號傳輸TSV TSV1UTSV12和TSV13所造成的、與每個芯片在層疊中的位置相對應(yīng)的延遲時間反映到輸入信號SIG”、SIG’”和SIG””中，并輸出第二至第四內(nèi)部輸入信號SIG2、SIG3和SIG4。信號傳輸TSV TSV1UTSV12和TSV13在第一位置處垂直地穿通各個第二半導(dǎo)體芯片而形成，且被配置為傳送內(nèi)部輸入信號SIG’。由于因TSV所造成的在內(nèi)部輸入信號SIG’上的延遲，第二半導(dǎo)體芯片220、230和240接收輸入信號SIG”、SIG’ ”和SIG””。第一測試TSV TSV2UTSV22和TSV23在第二位置處垂直地穿通各個第二半導(dǎo)體芯片而形成，且被配置為將從第一半導(dǎo)體芯片210傳送來的第一內(nèi)部時鐘信號CLKll傳送至第二半導(dǎo)體芯片220、230和240。第二測試TSV TSV31、TSV32和TSV33在第三位置處垂直地穿通各個第二半導(dǎo)體芯片而形成，且被配置為將第二內(nèi)部時鐘信號CLK42傳送回第一半導(dǎo)體芯片210以及第二半導(dǎo)體芯片220和230。各個校正電路221、231和241分別使用經(jīng)由第一測試TSV TSV2UTSV22和TSV23傳送來的第一內(nèi)部時鐘信號CLK21、CLK31和CLK41和經(jīng)由第二測試TSV TSV31、TSV32和TSV33傳送來的第二內(nèi)部時鐘信號CLK22、CLK32和CLK42，以便計算因信號傳輸TSV TSVlUTSV12和TSV13所造成的、與每個芯片在層疊中的位置相對應(yīng)的延遲時間。另外，三個第二半導(dǎo)體芯片220、230和240還包括開關(guān)223、233和243，開關(guān)223、233和243被配置為響應(yīng)于頂部裸片信號T0P_DIE而將各個校正電路221、231和241的輸入端子耦接。例如，可以只有層疊在最上部位置處的第二半導(dǎo)體芯片240具有激活的開關(guān)243。輸入端子分別接收第一內(nèi)部時鐘信號CLK21、CLK31和CLK41以及第二內(nèi)部時鐘信號CLK22、CLK32和CLK42。圖5是圖4所示的第一半導(dǎo)體芯片210中所包括的校正電路217的框圖。盡管示出的是校正電路217，但校正電路221、231和241全都具有與校正電路217相同的配置。參見圖5，校正電路217包括延遲時間計算器217A和第一可變延遲器217B。延遲時間計算器217A被配置為計算與第一內(nèi)部時鐘信號CLKll和第二內(nèi)部時鐘信號CLK12之間的相位差相對應(yīng)的延遲時間。第一可變延遲器217B響應(yīng)于從延遲時間計算器217A輸出的控制信號CTR〈0:N>來設(shè)定延遲時間。第一可變延遲器217B被配置為將內(nèi)部輸入信號SIG’延遲某個延遲量,所述延遲量反映由延遲時間計算器217A計算出的延遲時間。延遲時間計算器217A包括第二可變延遲器217A_1和控制信號發(fā)生器217A_2。第二可變延遲器217A_1具有響應(yīng)于控制信號CTRL〈0:N>而設(shè)定的延遲時間，且被配置為將計算出的延遲時間反映到第一內(nèi)部時鐘信號CLKll中。控制信號發(fā)生器217A_2被配置為響應(yīng)于第二可變延遲器217A_1的輸出信號和第二內(nèi)部時鐘信號CLK12而產(chǎn)生控制信號CTRL〈0:N>。另外，控制信號發(fā)生器217A_2包括D觸發(fā)器217A_21、延遲器217A_23和移位器217A_25。D觸發(fā)器217A_21被配置為響應(yīng)于第二可變延遲器217A_1的輸出信號CLK_DELY 而輸出第二內(nèi)部時鐘信號CLK12。延遲器217A_23被配置為將第二可變延遲器217A_1的輸出信號CLK_DELY延遲基于D觸發(fā)器217A_21的操作的延遲時間tDdff。移位器217A_25被配置為響應(yīng)于D觸發(fā)器217A_21的輸出信號LOCK和延遲器217A_23的輸出信號CLK_DELY1而輸出控制信號CTRL〈0:N>。D觸發(fā)器217A_21和移位器217A_25響應(yīng)于復(fù)位信號RESET而復(fù)位。例如，復(fù)位信號RESET可以在初始驅(qū)動半導(dǎo)體集成電路200時被激活，或在不傳輸外部輸入信號SIG的模式(例如，待機模式)下執(zhí)行更新操作時被激活。第一可變延遲器217B和第二可變延遲器217A_1可以包括可變粗略延遲線(varible coarse delay line,VO)L)。具體地，第一可變延遲器217B的延遲時間可以是第二可變延遲器217A_1的延遲時間的一半。下文將詳細(xì)地描述此過程。在下文，將描述根據(jù)本發(fā)明的所述實施例的半導(dǎo)體集成電路200的信號傳輸方法。根據(jù)本發(fā)明實施例的半導(dǎo)體集成電路200的信號傳輸方法可以經(jīng)由兩個過程來執(zhí)行。更具體而言，所述過程包括第一過程和第二過程，第一過程是在測試模式期間計算反映各個半導(dǎo)體芯片210、220、230和240之間的延遲時間的延遲時間，第二過程是在正常模式期間將所述計算出的延遲時間反映到傳送至各個半導(dǎo)體芯片210、220、230和240的內(nèi)部輸入信號 SIG，、SIG”、SIG，” 和 SIG”” 中。首先，將描述第一過程。例如，當(dāng)半導(dǎo)體集成電路200進入測試模式時，僅最上部的第二半導(dǎo)體芯片240中所包括的開關(guān)243響應(yīng)于頂部裸片信號T0P_DIE而被激活。然后，隨著測試使能信號TMEN被激活，由時鐘信號發(fā)生器213產(chǎn)生的內(nèi)部時鐘信號CLK被施加至第二緩沖器215。經(jīng)由第二緩沖器215緩沖的第一內(nèi)部時鐘信號CLKll被施加至校正電路217且同時被傳送至第一測試TSV TSV21。此外，經(jīng)由第一測試TSV TSV21傳送的第一內(nèi)部時鐘信號CLK21被施加至校正電路221且同時被傳送至第一測試TSV TSV22。此外，經(jīng)由第一測試TSVTSV22傳送的第一內(nèi)部時鐘信號CLK31被施加至校正電路231且同時被傳送至第一測試TSVTSV23。此外，經(jīng)由第二半導(dǎo)體芯片240中所包括的第一測試TSV TSV23傳送的第一內(nèi)部時鐘信號CLK41被施加至校正電路241。經(jīng)由短路的開關(guān)243傳送第一內(nèi)部時鐘信號CLK41來獲得第二內(nèi)部時鐘信號CLK42。第二內(nèi)部時鐘信號CLK42被施加至校正電路241且經(jīng)由第二測試TSV TSV33同時被傳送至第二半導(dǎo)體芯片230。隨后，經(jīng)由第二測試TSV TSV33傳送的第二內(nèi)部時鐘信號CLK32被施加至校正電路231且同時經(jīng)由第二測試TSV TSV32被傳送至第二半導(dǎo)體芯片220。此外，經(jīng)由第二測試TSV TSV32傳送的第二內(nèi)部時鐘信號CLK22被施加至校正電路221且經(jīng)由第二測試TSV TSV31同時被傳送至第一半導(dǎo)體芯片210。此夕卜，經(jīng)由第二測試TSVTSV31傳送的第二內(nèi)部時鐘信號CLK12被施加至校正電路217。將描述施加至各個校正電路217、221、231和241的第一內(nèi)部時鐘信號CLK11、CLK21、CLK31和CLK41與第二內(nèi)部時鐘信號CLK12、CLK22、CLK32和CLK42之間的相位差。以下描述不包括由第二緩沖器215導(dǎo)致的延遲時間tDbuf2。首先，由于施加至校正電路217的第一內(nèi)部時鐘信號CLKll用作基準(zhǔn)，故第一內(nèi)部時鐘信號CLKll的延遲時間為“OtDtsv”。由于施加至校正電路221的第一內(nèi)部時鐘信號CLK21傳輸經(jīng)過一個TSV(TSV21)，故第一內(nèi)部時鐘信號CLK21的延遲時間為“I * tDtsv”。由于施加至校正電路231的第一內(nèi)部時鐘信號CLK31傳輸經(jīng)過兩個TSV即TSV21和TSV22，故第一內(nèi)部時鐘信號CLK31的延遲時間為“2 * tDtsv”。由于施加至校正電路241的第一內(nèi)部時鐘信號CLK41傳輸經(jīng)過三個TSV即TSV21、TSV22和TSV23，故第一內(nèi)部時鐘信號CLK41的延遲時間為“3 * tDtsv”。 此外，由于施加至校正電路241的第二內(nèi)部時鐘信號CLK42與第一內(nèi)部時鐘信號CLK41具有相同的延遲時間，故第二內(nèi)部時鐘信號CLK42的延遲時間為“3 * tDtsv”。由于施加至校正電路231的第二內(nèi)部時鐘信號CLK32傳輸經(jīng)過四個TSV即TSV21、TSV22、TSV23和TSV33，故第二內(nèi)部時鐘信號CLK32的延遲時間為“4 ~k tDtsv”。由于施加至校正電路221的第二內(nèi)部時鐘信號CLK22傳輸經(jīng)過五個TSV即TSV21、TSV22、TSV23、TSV33和TSV32，故第二內(nèi)部時鐘信號CLK22的延遲時間為“5 ~k tDtsv”。由于施加至校正電路217的第二內(nèi)部時鐘信號 CLK12 傳輸經(jīng)過六個 TSV 即 TSV21、TSV22、TSV23、TSV33、TSV32 和 TSV31，故第二內(nèi)部時鐘信號CLK12的延遲時間為“6 ~k tDtsv”。因此，施加至校正電路217的第一內(nèi)部時鐘信號CLKll與第二內(nèi)部時鐘信號CLK12之間的相位差為“6 * tDtsv(6 * tDtsv-Ο * tDtsv)”，施加至校正電路221的第一內(nèi)部時鐘信號CLK21與第二內(nèi)部時鐘信號CLK22之間的相位差為“4 * tDtsv (5 * tDtsv-Ι * tDtsv)”，施加至校正電路231的第一內(nèi)部時鐘信號CLK31與第二內(nèi)部時鐘信號CLK32之間的相位差為“2 * tDtsv (4 * tDtsv-2 * tDtsv)”，施加至校正電路241的第一內(nèi)部時鐘信號CLK41與第二內(nèi)部時鐘信號CLK42之間的相位差為“O
*tDtsv(3 * tDtsv-3 * tDtsv)”。因此，上述相位差等于由各個校正電路217、221、231和241計算的延遲時間，更具體而言等于各個校正電路217、221、231和241中所包括的第二可變延遲器217A_1的受控延遲時間。由于校正電路217、221、231和241的操作是以相同的方式執(zhí)行的，故以下描述將集中于校正電路217。當(dāng)初始驅(qū)動半導(dǎo)體集成電路時，第二可變延遲器217A_1具有為“O”的延遲時間以作為默認(rèn)值。因此，第二可變延遲器217A_1沒有延遲地輸出第一內(nèi)部時鐘信號CLK11。然后，D觸發(fā)器217A_21根據(jù)被延遲的第一內(nèi)部時鐘信號CLK_DELY與第二內(nèi)部時鐘信號CLK12之間的相位差將操作控制信號LOCK激活。移位器217A_25響應(yīng)于D觸發(fā)器217A_21的操作控制信號LOCK和延遲器217A_23的輸出信號CLK_DELY1而產(chǎn)生控制信號CTRL〈0:N>。第二可變延遲器217A_1響應(yīng)于控制信號CTRL〈0:N>而控制延遲時間。相應(yīng)地，第二可變延遲器217A_1根據(jù)控制信號CTRL〈0:N>將第一內(nèi)部時鐘信號CLKll延遲并且重復(fù)上述一系列操作。然后，當(dāng)?shù)诙勺冄舆t器217A_1所輸出的被延遲的第一內(nèi)部時鐘信號CLK_DELY與第二內(nèi)部時鐘信號CLK12之間的相位差變?yōu)椤癘”時，D觸發(fā)器217A_21將操作控制信號LOCK去激活。移位器217A_25根據(jù)被去激活的操作控制信號LOCK而鎖定控制信號CTRL〈0:N>，且第二可變延遲器217A_1根據(jù)被鎖定的控制信號CTRL〈0:N>而控制延遲時間。在上述操作之后，受控延遲時間變?yōu)椤? ★ tDtsv”，其等于第一內(nèi)部時鐘信號CLKll與第二內(nèi)部時鐘信號CLK12之間的相位差。接下來，將描述第二過程。首先，利用相同的控制信號CTRL〈0: N〉來控制第二可變延遲器217_A和第一可變延遲器217B的延遲時間。然而，第一可變延遲器217B的延遲時間是利用與第二可變延遲器217A_1的延遲時間的一半相對應(yīng)的時間來控制的。第一可變延遲器217B的延遲時間是第二可變延遲器217_A的延遲時間的一半，這是因為延遲時間是信號傳輸TSVTSV11、TSV12 和TSV13所實際反映的延遲時間的兩倍。延遲時間為兩倍是因為用來計算延遲時間的信號所經(jīng)過的測試TSV的數(shù)目是信號傳輸TSV的數(shù)目的兩倍。換言之，在正常模式下，由于施加至第一半導(dǎo)體芯片210的內(nèi)部輸入信號SIG’用作基準(zhǔn)，故內(nèi)部輸入信號SIG’的延遲時間為“O tDtsv”。此外，由于施加至第二半導(dǎo)體芯片220的內(nèi)部輸入信號SIG”傳輸經(jīng)過一個信號傳輸TSV即TSV11，故內(nèi)部輸入信號SIG”的延遲時間為“I * tDtsv”。此外，由于施加至第二半導(dǎo)體芯片230的內(nèi)部輸入信號SIG’”傳輸經(jīng)過兩個信號傳輸TSV即TSVll和TSV12，故內(nèi)部輸入信號SIG’”的延遲時間為“2 * tDtsv”。此外，由于施加至第二半導(dǎo)體芯片240的內(nèi)部輸入信號SIG””傳輸經(jīng)過三個信號傳輸TSV即TSV11、TSV12和TSV13，故內(nèi)部輸入信號SIG””的延遲時間為“3 tDtsv”。如圖所示，經(jīng)過信號傳輸TSV的延遲時間對應(yīng)于第一過程期間所計算的延遲時間的一半。當(dāng)在正常模式期間施加輸入信號SIG時，輸入信號SIG被第一緩沖器211緩沖成內(nèi)部輸入信號SIG’。緩沖的內(nèi)部輸入信號SIG’被施加至校正電路217且同時被傳送至信號傳輸TSV TSVll0然后，校正電路217將內(nèi)部輸入信號SIG’延遲“3 * tDtsv”并輸出第一內(nèi)部輸入信號SIG1。此外,經(jīng)由信號傳輸TSV TSVll傳送的內(nèi)部輸入信號SIG”被施加至校正電路221且同時被傳送至信號傳輸TSV TSV12。然后，校正電路221將內(nèi)部輸入信號SIG”延遲“2 * tDtsv”并輸出第二內(nèi)部輸入信號SIG2。此外，經(jīng)由信號傳輸TSVTSV12傳送的內(nèi)部輸入信號SIG’”被施加至校正電路231且同時被傳送至信號傳輸TSVTSV13。然后，校正電路231將內(nèi)部輸入信號SIG’”延遲“I * tDtsv”并輸出第三內(nèi)部輸入信號SIG3。此外，經(jīng)由信號傳輸TSV TSV13傳送的內(nèi)部輸入信號SIG””被施加至校正電路241，且校正電路241將內(nèi)部輸入信號SIG””延遲“O ~k tDtsv”并輸出第四內(nèi)部輸入信號SIG4。因此，參見圖6，可以看出，由于校正電路所反映的延遲，各個半導(dǎo)體芯片210至240之間產(chǎn)生的歪斜在第一至第四內(nèi)部輸入信號SIG1、SIG2、SIG3和SIG4中被減小。根據(jù)本發(fā)明的所述實施例，層疊在下部的半導(dǎo)體芯片210、220和230的內(nèi)部輸入信號SIG1、SIG2和SIG3基于延遲時間反映得最多的半導(dǎo)體芯片240的內(nèi)部輸入信號SIG4而被延遲相對應(yīng)的延遲時間。因此，可以使層疊的半導(dǎo)體芯片之間所產(chǎn)生的歪斜減小。因此，本發(fā)明的實施例可以應(yīng)用于高速操作。根據(jù)本發(fā)明的所述實施例，在層疊的半導(dǎo)體芯片之間產(chǎn)生的延遲時間預(yù)先被計算且被反映到施加給半導(dǎo)體芯片的信號中。因此，可以使層疊的半導(dǎo)體芯片之間所產(chǎn)生的歪斜減小。雖然已經(jīng)結(jié)合具體的實施例描述了本發(fā)明，但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，在不脫離所附權(quán)利要求所限定的本發(fā)明的主旨和范圍的情況下可以進行各種變化和修改。例如，根據(jù)本發(fā)明實施例的控制信號發(fā)生器217A_2可以包括相位檢測器和計數(shù)器來取代D觸發(fā)器217A_21和移位器217A_25。另外，可以應(yīng)用任何部件，只要其可以計算相位差即可。·
權(quán)利要求
1.一種半導(dǎo)體集成電路，包括 多個半導(dǎo)體芯片，所述多個半導(dǎo)體芯片被層疊成多層結(jié)構(gòu)； 每個半導(dǎo)體芯片中的校正電路，所述校正電路被配置為將與芯片在層疊中的位置相對應(yīng)的延遲時間反映到輸入信號中以輸出至每個半導(dǎo)體芯片；以及 多個穿通芯片通孔，所述多個穿通芯片通孔垂直地穿通所述半導(dǎo)體芯片中的每個而形成，并且被配置為將所述輸入信號傳送至所述半導(dǎo)體芯片。
2.如權(quán)利要求I所述的半導(dǎo)體集成電路，其中，所述校正電路利用傳輸經(jīng)過所述多個半導(dǎo)體芯片的內(nèi)部信號來計算與芯片在層疊中的位置相對應(yīng)的延遲時間。
3.如權(quán)利要求2所述的半導(dǎo)體集成電路，其中，所述內(nèi)部信號包括 第一內(nèi)部信號，所述第一內(nèi)部信號沿著第一方向傳輸經(jīng)過所述多個半導(dǎo)體芯片；以及 第二內(nèi)部信號，所述第二內(nèi)部信號是通過將所述第一內(nèi)部信號沿著第二方向返回經(jīng)過所述多個半導(dǎo)體芯片而獲得的，其中所述第二方向是所述第一方向的相反方向。
4.如權(quán)利要求I所述的半導(dǎo)體集成電路，其中，所述多個半導(dǎo)體芯片包括層疊在最上部位置處的主芯片和除所述主芯片外的一個或更多個從芯片。
5.如權(quán)利要求I所述的半導(dǎo)體集成電路，其中，所述多個半導(dǎo)體芯片包括層疊在最下部位置處的主芯片和除所述主芯片外的一個或更多個從芯片。
6.—種半導(dǎo)體集成電路，包括 多個第二半導(dǎo)體芯片，所述多個第二半導(dǎo)體芯片順序地層疊在第一半導(dǎo)體芯片之上； 所述第一半導(dǎo)體芯片，所述第一半導(dǎo)體芯片被配置為將外部輸入信號傳送至所述第二半導(dǎo)體芯片； 所述第一半導(dǎo)體芯片中的校正電路，所述第一半導(dǎo)體芯片中的校正電路被配置為將與芯片在層疊中的位置相對應(yīng)的延遲時間反映到所述外部輸入信號中以輸出至所述第一半導(dǎo)體芯片； 所述第二半導(dǎo)體芯片中的每個中的校正電路，所述第二半導(dǎo)體芯片中的每個中的校正電路被配置為將與芯片在層疊中的位置相對應(yīng)的延遲時間反映到輸入信號中以輸出至所述第二半導(dǎo)體芯片；以及 多個第一穿通芯片通孔，所述多個第一穿通芯片通孔分別垂直地穿通所述多個第二半導(dǎo)體芯片而形成，且分別被配置為將從第一半導(dǎo)體芯片傳送來的所述外部輸入信號作為所述輸入信號傳送至所述第二半導(dǎo)體芯片。
7.如權(quán)利要求6所述的半導(dǎo)體集成電路，其中，設(shè)置在所述第一半導(dǎo)體芯片和所述多個第二半導(dǎo)體芯片中的校正電路利用傳輸經(jīng)過所述第一半導(dǎo)體芯片和所述第二半導(dǎo)體芯片的內(nèi)部信號來限定與芯片在層疊中的位置相對應(yīng)的延遲時間。
8.如權(quán)利要求7所述的半導(dǎo)體集成電路，其中，所述內(nèi)部信號包括 第一內(nèi)部信號，所述第一內(nèi)部信號沿著第一層疊方向傳輸經(jīng)過所述第一半導(dǎo)體芯片和所述多個第二半導(dǎo)體芯片；以及 第二內(nèi)部信號，所述第二內(nèi)部信號是通過將所述第一內(nèi)部信號沿著第二層疊方向返回經(jīng)過所述第一半導(dǎo)體芯片和所述第二半導(dǎo)體芯片而獲得的，其中所述第二層疊方向是所述第一層疊方向的相反方向。
9.如權(quán)利要求8所述的半導(dǎo)體集成電路，還包括多個第二穿通芯片通孔，所述多個第二穿通芯片通孔分別垂直地穿通所述多個第二半導(dǎo)體芯片而形成，且被配置為將所述第一內(nèi)部信號傳送至所述第二半導(dǎo)體芯片的各個校正電路；以及 多個第三穿通芯片通孔，所述多個第三穿通芯片通孔分別垂直地穿通所述多個第二半導(dǎo)體芯片而形成，且被配置為將所述第二內(nèi)部信號傳送至所述第二半導(dǎo)體芯片的各個校正電路。
10.如權(quán)利要求9所述的半導(dǎo)體集成電路，其中，所述第一半導(dǎo)體芯片和所述多個第二半導(dǎo)體芯片中的每個還包括開關(guān)，所述開關(guān)被配置為選擇性地將校正電路的輸入端子耦接； 所述第一內(nèi)部信號和所述第二內(nèi)部信號分別被輸入至所述第一半導(dǎo)體芯片和所述多個第二半導(dǎo)體芯片中的每個中的校正電路的輸入端子；并且 所述開關(guān)響應(yīng)于在層疊于最上部位置處的第二半導(dǎo)體芯片中的被激活的頂部裸片信號而耦接。
11.如權(quán)利要求10所述的半導(dǎo)體集成電路，其中，所述第一半導(dǎo)體芯片還包括內(nèi)部信號發(fā)生器，所述內(nèi)部信號發(fā)生器被配置為響應(yīng)于測試使能信號而產(chǎn)生所述第一內(nèi)部信號。
12.如權(quán)利要求11所述的半導(dǎo)體集成電路，其中，所述第一內(nèi)部信號包括具有指定周期的時鐘信號。
13.如權(quán)利要求10所述的半導(dǎo)體集成電路，其中，所述第一半導(dǎo)體芯片還包括第一緩沖器，所述第一緩沖器被配置為將外部電路施加的信號緩沖，并輸出緩沖的信號作為所述外部輸入信號。
14.如權(quán)利要求13所述的半導(dǎo)體集成電路，其中，所述第一半導(dǎo)體芯片包括 時鐘信號發(fā)生器，所述時鐘信號發(fā)生器被配置為響應(yīng)于測試使能信號而產(chǎn)生具有指定周期的時鐘信號；以及 第二緩沖器，所述第二緩沖器被配置為將所述時鐘信號緩沖，并輸出緩沖的信號作為所述第一內(nèi)部信號，其中， 所述第一緩沖器和所述第二緩沖器在緩沖和輸出各個輸入信號時，具有相同的延遲時間。
15.如權(quán)利要求10所述的半導(dǎo)體集成電路，其中，所述校正電路包括 延遲時間計算器，所述延遲時間計算器被配置為計算與所述第一內(nèi)部信號和所述第二內(nèi)部信號之間的相位差相對應(yīng)的延遲時間；以及 第一可變延遲器，所述第一可變延遲器具有根據(jù)從所述延遲時間計算器輸出的控制信號而受控制的延遲時間，且被配置為將所述受控制的延遲時間反映到所述外部輸入信號或所述輸入信號中以輸出至所述第一半導(dǎo)體芯片和所述多個第二半導(dǎo)體芯片。
16.如權(quán)利要求15所述的半導(dǎo)體集成電路，其中，所述延遲時間計算器包括 第二可變延遲器，所述第二可變延遲器具有根據(jù)所述控制信號而受控制的延遲時間，且被配置為將所述受控制的延遲時間反映到所述第一內(nèi)部信號中；以及 控制信號發(fā)生器，所述控制信號發(fā)生器被配置為響應(yīng)于所述第二可變延遲器的輸出信號和所述第二內(nèi)部信號而產(chǎn)生所述控制信號。
17.如權(quán)利要求16所述的半導(dǎo)體集成電路，其中，所述控制信號發(fā)生器包括D觸發(fā)器，所述D觸發(fā)器被配置為響應(yīng)于所述第二可變延遲器的輸出信號而輸出所述第二內(nèi)部信號； 延遲器，所述延遲器被配置為將所述第二可變延遲器的輸出信號延遲基于所述D觸發(fā)器的操作的延遲時間；以及 移位器，所述移位器被配置為響應(yīng)于所述D觸發(fā)器的輸出信號和所述延遲器的輸出信號而輸出所述控制信號。
18.如權(quán)利要求16所述的半導(dǎo)體集成電路，其中，所述控制信號發(fā)生器包括 相位比較器，所述相位比較器被配置為將所述第二可變延遲器的輸出信號與所述第二內(nèi)部信號的相位進行比較； 延遲器，所述延遲器被配置為將所述第二可變延遲器的輸出信號延遲基于所述相位比較器的操作的延遲時間；以及 計數(shù)器，所述計數(shù)器被配置為響應(yīng)于所述相位比較器的輸出信號和所述延遲器的輸出信號而輸出所述控制信號。
19.如權(quán)利要求16所述的半導(dǎo)體集成電路，其中，所述第一可變延遲器和所述第二可變延遲器包括可變粗略延遲線。
20.如權(quán)利要求16所述的半導(dǎo)體集成電路，其中，所述第一可變延遲器的延遲時間被控制為所述第二可變延遲器的延遲時間的一半。
21.一種將外部電路施加的信號傳送至多個層疊的半導(dǎo)體芯片的半導(dǎo)體集成電路的信號傳輸方法，所述信號傳輸方法包括以下步驟 在測試模式下計算在所述多個層疊的半導(dǎo)體芯片之間產(chǎn)生的延遲時間；以及 在正常模式下將所述延遲時間反映到傳送至各個半導(dǎo)體芯片的信號中，且將所述信號輸出至所述各個半導(dǎo)體芯片。
22.如權(quán)利要求21所述的信號傳輸方法，其中，在所述正常模式下所反映的延遲時間被控制為在所述測試模式下所計算的延遲時間的一半。
23.如權(quán)利要求21所述的信號傳輸方法，其中，在所述測試模式下計算延遲時間的步驟還包括以下步驟 產(chǎn)生控制信號； 將所述控制信號發(fā)送至多個延遲器； 將第一內(nèi)部信號延遲； 重復(fù)測試模式過程，直至所述第一內(nèi)部信號與所述第二內(nèi)部信號具有零相位差為止。
全文摘要
本發(fā)明提供一種半導(dǎo)體集成電路及其信號傳輸方法。所述半導(dǎo)體集成電路包括多個半導(dǎo)體芯片，所述多個半導(dǎo)體芯片被層疊成多層結(jié)構(gòu)；每個半導(dǎo)體芯片中的校正電路，所述校正電路被配置為將與芯片在層疊中的位置相對應(yīng)的延遲時間反映到輸入信號中，以輸出至每個半導(dǎo)體芯片；以及多個穿通芯片通孔，所述多個穿通芯片通孔垂直地穿通所述半導(dǎo)體芯片中的每個而形成，且被配置為將輸入信號傳送至半導(dǎo)體芯片。
文檔編號H03K5/06GK102891666SQ201210004209
公開日2013年1月23日 申請日期2012年1月9日 優(yōu)先權(quán)日2011年7月21日
發(fā)明者鄭椿錫 申請人:海力士半導(dǎo)體有限公司