專利名稱：模擬/數字延遲鎖定環的制作方法
技術領域：
本發明涉及一種模擬/數字延遲鎖定環。
技術背景
諸如同步動態隨機存取存儲器(SDRAM)和微處理器等許多設備接收由諸如晶體振蕩器等外部時鐘源所產生的外部時鐘信號。通過設備上的輸入端接收到的外部時鐘信號通過緩沖電路樹被路由到該設備內的各種電路。緩沖樹在外部時鐘和每一個被緩沖的時鐘之間引入了公共延遲。
典型地，具有可調延遲線的延遲鎖定環(DLL)用來通過對施加到緩沖樹上的外部時鐘信號進行延遲，使被緩沖時鐘信號與外部時鐘信號同步。所述DLL包括相位檢測器，用于檢測外部時鐘信號和被緩沖時鐘信號之間的相位差。根據所檢測到的相位差，該DLL通過將適當的延遲添加到外部時鐘信號上，使被緩沖時鐘信號與外部時鐘信號同步，直到被緩沖時鐘信號(內部時鐘)與外部時鐘信號同相為止。可以將該DLL實現為模擬延遲鎖定環或數字延遲鎖定環。在模擬延遲鎖定環中，使用電壓受控延遲線來延遲外部時鐘信號。
圖1是現有技術的模擬延遲鎖定環(DLL) 100的方框圖。該模擬DLL 100使內部時鐘信號KI與外部時鐘信號CKE同步。外部時鐘信號CKE與電壓受控延遲線102相連，并且電壓受控延遲線102與時鐘樹緩沖器108相連。將已延遲外部時鐘信號CKE饋送到時鐘樹緩沖器108，其中將其傳播到所述樹的輸出并施加到各個電路。通過時鐘樹緩沖器108的延遲造成了外部時鐘信號CKE和內部時鐘信號CKI之間的相位差。電壓受控延遲線102通過或者增加或者減少延遲來調節外部時鐘信號CKE的延遲，以同步外部和內部時鐘信號。
為了確定延遲線中的適當延遲，時鐘樹緩沖器108的輸出之一與相位檢測器104 相連，在相位檢測器104中，將其與外部時鐘信號CKE進行比較。相位檢測器104檢測內部時鐘信號CKI和外部時鐘信號CKE之間的相位差。由電荷泵106和環路濾波電容器112 對相位檢測器104的輸出進行積分以提供針對電壓受控延遲線(VCDL) 102的可變偏置電壓 VCTRL 110。偏置電壓VCTRL選擇要由V⑶L 102添加到外部時鐘信號上的延遲量，以使內部時鐘信號CKI與外部時鐘信號CKE同步。
相位檢測器104是D型觸發器，其D輸入與外部時鐘信號CKE相連，而其時鐘輸入與內部時鐘信號CKI相連。在內部時鐘信號CKI的每一個上升沿上，相位檢測器104的輸出指示內部時鐘信號的上升沿是在外部時鐘信號的上升沿之前還是之后。
模擬DLL 100產生具有高精度的電壓受控延遲。然而，模擬DLL的性能在頻率范圍上變動，這是由于利用電壓受控延遲線所產生的延遲隨著偏置控制電壓VCTRL的變化非線性地改變。
圖2是示出了圖1所示的電壓受控延遲線的非線性控制電壓特性的曲線圖。通常， 設備支持較寬范圍的外部時鐘頻率，在該范圍內，為特定設備選定操作頻率。在圖2所示的示例中，該設備可以在點A和點C之間的任意頻率處操作。所選的操作頻率在點B處。
如圖所示，該控制電壓特性是非線性的在控制電壓范圍的一端(點C)處是尖銳的而在相反端(點A)幾乎是平坦的。該控制電壓特性造成了在點C處的DLL不穩定性和在點A處的較長鎖定時間。由偏置電壓VCTRL來控制較寬范圍的頻率(延遲)。
再次參考圖1，偏置電壓VCTRL是電荷泵106的輸出，大多數時間保持在高阻狀態。 在偏置電壓信號VCTRL上的任意噪聲干擾了模擬DLL100的輸出。例如，如果模擬DLL正在點B處操作，則由于噪聲所引起的較小電壓變化(AV)造成了延遲的較大變化。因此，在從點C到點A的所示的較寬頻率范圍內，當正在點B處操作時，模擬DLL對噪聲非常敏感。因此，該模擬DLL在較寬頻率范圍內并不穩定。
數字DLL沒有模擬DLL的穩定性問題。然而，由于通過組合固定份額(quantum) (步幅)的延遲來提供延遲，因此數字DLL的精度與模擬DLL的精度同樣高。延遲步幅越小，精度越高。然而，由于需要更多延遲元件來覆蓋較寬的頻率范圍，因此步幅尺寸的減小引起了硅面積的相應增加。發明內容
提出了一種在寬頻范圍上具有高精度、較好穩定性和快鎖定時間的延遲鎖定環。 所述延遲鎖定環為在寬頻范圍內操作的延遲鎖定環，將更短鎖定時間、較高精度和穩定性與較低能量消耗和較小硅面積組合在一起。
所述延遲鎖定環包括數字延遲電路和模擬延遲電路。所述數字延遲電路使延遲元件能夠在延遲鎖定環中提供粗相位調節。所述模擬延遲電路在將數字延遲電路保持在固定延遲處的同時，在延遲鎖定環中提供細相位調節。數字延遲電路中的鎖定檢測器檢測粗相位調節的完成，在完成時凍結(freeze)固定延遲且啟用細相位調節。
包括多個固定延遲元件的數字延遲電路在較寬延遲范圍上操作。所述模擬延遲電路在寬延遲范圍內的較小延遲范圍上操作且保持在第二固定延遲處，直到數字延遲電路完成了粗相位調節為止。


從以下對本發明的優選實施例的更具體的描述中，本發明的前述和其他目的、特征和優點將變得顯而易見，如附圖中所示，相同的參考符號在不同的視圖中表示相同的部件。不必對這些附圖進行縮放、強調，而僅放置在此以說明本發明的原理。
圖1是現有技術的模擬延遲鎖定環(DLL)；
圖2是示出了圖1所示的電壓受控延遲線的非線性控制電壓特性的曲線圖3是根據本發明的原理的寬頻范圍延遲鎖定環的方框圖4A-4B示出了在D⑶L和V⑶L中的延遲元件；
圖5是圖4A-4B所示的延遲元件中的任一個的一個實施例的示意圖6是示出了圖3所示的DLL中的VCDL的窄頻范圍的非線性控制電壓特性的曲線圖7是圖3所示的鎖定檢測器和模擬開關的實施例的示意圖8A-C是示出了相位檢測器輸出與時鐘之間的相位差之間的關系的時序圖9是示出了在圖7所示的示意圖中的信號的時序圖。
具體實施方式
下面將描述本發明的優選實施例。
圖3是根據本發明原理的寬頻范圍延遲鎖定環(DLL)300的方框圖。該寬頻范圍 DLL 300具有兩個操作域包括數字延遲電路302的數字域和包括模擬延遲電路304的模擬域。
在DLL中，典型地，利用模擬技術來實現高精度、較小硅面積使用和更低能量，而典型地，利用數字技術來實現較好穩定性和更短鎖定時間。所述寬頻范圍DLL 300組合了這兩種技術來提供寬頻范圍上的高精度、較好穩定性和較快鎖定時間。數字延遲電路302 負責初始化期間的粗相位調節，而模擬延遲電路304負責在由數字延遲電路302完成粗相位調節之后，在正常操作期間的細相位調節。數字延遲電路302在較寬延遲范圍內操作并在上電初始化期間，使延遲鎖定環300達到穩定操作點。在正常操作中，模擬延遲電路304 在較寬延遲范圍內的穩定操作點的較小延遲范圍中操作，并將延遲鎖定環保持在穩定操作點處，同時將數字延遲電路302保持在固定延遲處。
由DLL所提供的總延遲包括具有一組每一個均具有固定延遲的延遲元件的數控延遲線(D⑶L) 306、以及電壓受控延遲線(V⑶L) 312。由D⑶L 306提供的ECDL延遲和由 V⑶L 312提供的V⑶L延遲的組合提供了精確的延遲。僅這些域中的一個可以在任意時間改變DLL延遲。在加電初始化時，數字延遲電路302改變D⑶L 306 (粗延遲)。在完成粗相位調節(達到鎖定)之后，將DOTL延遲保持在固定數量的DOTL延遲元件處(凍結)，并且模擬延遲電路304改變DLL延遲以通過改變V⑶L延遲來提供細相位調節。
數字延遲電路302在較寬的延遲范圍內操作以使DLL 300快速達到操作點(鎖定)，以便提供較短的鎖定時間。數字延遲電路302中的鎖定檢測器310檢測在何時數字延遲電路302已經使DLL延遲達到穩定操作點且能夠將DLL延遲的控制切換到模擬延遲電路 304。
相位檢測器320檢測外部時鐘信號CKE和內部時鐘信號CKI之間的相位差。相位檢測器320可以是本領域的技術人員所公知的任意相位檢測器。在所示的實施例中，相位檢測器320 (圖幻包括D型觸發器，CKI與時鐘輸入相連而CKE與D輸入相連。CKI的上升沿在D型觸發器的輸出(Ph_det)處鎖存CKE的狀態。
模擬延遲電路304包括多路轉換器314、V⑶L 312和電荷泵316。V⑶L 312是每一個均由兩個偏置電壓VBP、VBN控制的差分輸入-差分輸出級(延遲元件)的鏈式結構， 所述兩個偏置電壓能夠在多路轉換器314的控制下由兩個不同的源提供，如稍后將進一步詳細描述的。在圖3中，單個信號用來表示來自每一個源的兩個偏置電壓，即VBP2、VBN2和 VBPl、VBNl。
多路轉換器314選擇去往V⑶L 312的V⑶L偏置電壓322的源。V⑶L偏置電壓 322可以是由偏置電壓產生器318提供的偏置電壓對VBPl、VBm、或者由電荷泵316提供的可變偏置電壓對VBP2、VBN2。在初始化期間，在DOTL 306實現鎖定之前，通過多路轉換器314將差分偏置電壓VBPl、VBm對提供給V⑶L偏置電壓322。因此，在數字延遲電路302選擇D⑶L延遲的同時，V⑶L偏置電壓322提供恒定的V⑶L延遲。該延遲可以處于整個V⑶L 延遲范圍的中間以便同時在正和負方向上實現細調諧，如以下所討論的。
在初始化時，將計數器308中所存儲的碼初始化為零，對應于最小延遲；即，啟動的D⑶L 306中的最少數量的延遲元件。鎖定檢測器310通過隨著計數器318的遞增來添加延遲元件，允許DOTL 306增加DOTL延遲，直到內部時鐘信號C KI的最近的上升沿與外部時鐘信號CKE的上升沿對準為止。由外部時鐘信號CKE來遞增計數器308，直到達到鎖定為止(對準了所述時鐘沿)。在一個實施例中，計數器308是增序計數器，在由來自鎖定檢測器310的SW信號啟動的同時，所述增序計數器在外部時鐘信號CKE的每一個上升沿上遞增。根據由計數器308輸出的c比特的計數值，將DOTL 306中的延遲元件添加到DOTL延遲線上，以實現根據偏置電壓對VBP1、VBm所需的最少數量的D⑶L延遲元件。
在對準所述時鐘沿之后，由鎖定檢測器310輸出的SW信號禁止計數器308的任意的進一步遞增。由偏置電壓對VBP2、VBN2、電荷泵316的輸出通過多路轉換器314來提供 VCDL偏置電壓322。所述電荷泵316可以是本領域技術人員所公知的任意電荷泵。
通過僅啟用D⑶L 306中的最少數量的延遲元件，總延遲線具有最小長度以使噪聲最小。所啟用的延遲元件在該延遲鎖定環中提供粗相位調節。一旦達到鎖定，則通過禁止計數器308的進一步遞增，將數字延遲電路302保持在固定延遲處。可以由模擬延遲電路304僅改變DLL延遲線的VCDL部分以在延遲鎖定環中提供細相位調節。模擬延遲電路 304對DLL延遲進行細調諧以補償在DLL的正常操作期間的所有漂移和條件變化，從而通過改變添加到由DCDL提供的固定延遲上的VCDL延遲，使外部和內部時鐘信號沿保持對準。 模擬受控延遲線310通過檢測到的時鐘之間的相位差來改變對V⑶L延遲元件402的偏置電壓，向上或向下改變V⑶L延遲。
圖4A-4B更詳細地示出了 D⑶L和VCDL中的延遲元件。數字受控延遲線(DOTL) 包括D⑶L延遲元件400的鏈式結構，而電壓受控延遲線(VOTL)包括V⑶L延遲元件402的鏈式結構。通過使每一個D⑶L單元400的偏置電壓與固定偏置電壓對VBPl、VBNl永久相連，使每一個D⑶L單元400的延遲固定。通過偏置電壓產生器318(圖幻來提供固定偏置電壓對VBPl、VBm，所述偏置電壓產生器318可以是任意類型的電壓初始化設備，例如帶隙 (band-gap)參考初始施加到V⑶L上的V⑶L偏置電壓322而不必與其相對應，如以下進一步詳細討論的。
圖5是圖4A-4B所示的任一個延遲元件的一個實施例的示意圖。延遲元件400包括具有對稱負載500、502的NMOS器件Tl、T2的源極相連對。
差分輸入時鐘信號CKEI-、CKEI+連接到NMOS器件T1、T2的各自柵極，其中CKEI+ 連接到NMOS器件Tl的柵極，而CKEI-連接到NMOS器件Τ2的柵極。差分輸出時鐘信號 CKEO-, CKEO+與NMOS器件Tl、Τ2的各自漏極相連。NMOS器件Tl和Τ2的源極相連且還與 NMOS電流源Τ3的漏極相連。NMOS電流源Τ3補償漏極和襯底電壓變化。
對稱負載500包括與偏置的PMOS器件Τ5并聯的二極管接法的PMOS器件Τ4。對稱負載502包括與偏置的PMOS器件Τ6并聯的二極管接法的PMOS器件Τ7。對稱負載500、 502的有效電阻隨著偏置電壓VBPl的變化而改變，引起了通過延遲級從差分時鐘輸入到差分時鐘輸出的相應延遲變化。
返回圖4，在初始化時，未啟用D⑶L 306中的延遲元件400，這是用于從計數器中輸出的c比特計數值為零且僅啟用了多路轉換器408。該DLL延遲僅包括由解多路轉換器 404、多路轉換器408和與固定偏置電壓對VBPl、VBm相連的V⑶L中的V⑶L延遲元件402 提供的固定延遲。由V⑶L提供的V⑶L延遲取決于該固定偏置電壓對VBPl、VBm。在圖 4A-4B所示的實施例中，D⑶L延遲元件400和V⑶L延遲元件402是具有電壓受控延遲的相同延遲元件。然而，在可選實施例中，D⑶L延遲元件400可以不同于V⑶L延遲元件402，如在圖5中描述和示出的。
通過增加D⑶L延遲元件400的數量來改變D⑶L延遲，其中每一個D⑶L延遲元件 400具有由固定偏置電壓對VBP1、VBNl所設置的相同延遲。在所示實施例中，在初始化期間，相同的固定偏置電壓對VBP1、VBm與D⑶L延遲元件400和V⑶L元件402相連。然而， 在可選實施例中，與V⑶L延遲元件402和D⑶L延遲元件400相連的固定偏置電壓可以是不同的。例如，可以將第一偏置電壓VBPl設置為連接到DOTLWO. 3VDD，而將第二偏置電壓 VBP2設置為連接到V⑶L的0.5VDD。V⑶L延遲最初是固定的，其中編號為1_3的三個V⑶L 延遲元件402的每一個均與固定偏置電壓對VBP1、VBNl相連，但是在正常操作期間，V⑶L 延遲隨著V⑶L偏置電壓對322VBP2、VBN2的變化而改變。
在DOTL 306中啟用的延遲元件的數量取決于由計數器308輸出的c比特計數 406。c比特計數406與提供m比特多路轉換選擇信號的多路轉換選擇邏輯430相連，其中每一個m比特之一與DOTL 306中的每一個多路轉換器相連，而d比特的解多路轉換選擇信號432與解多路轉換器404相連。d比特解多路轉換選擇信號406與解多路轉換器404相連以選擇通過其向DCDL 306輸出外部時鐘的輸出。在一個實施例中，多路轉換選擇邏輯430 是對c比特計數進行解碼以提供m比特的多路轉換選擇信號的解碼器。在所示實施例中， m和d均為7，而c為3。然而，在可選實施例中，m和d可以是不同的。存在六個延遲元件 400，標記為4-9。多路轉換選擇邏輯430對三比特計數406進行解碼以選擇通過其向下表 1所示的各個延遲元件提供外部時鐘的七個多路轉換器之一。七比特多路轉換選擇信號的最高有效位(MSB)對應于多路轉換器420的選擇信號，而七比特多路轉換信號的最低有效位(LSB)對應于多路轉換器408的選擇信號。因此，隨著該計數的增加，啟用的延遲元件的數量也增加。在可選實施例中，可以將多路轉換選擇邏輯實現為由外部時鐘時鐘控制并由 SW信號啟動的移位寄存器。
計數器輸出計數[2:0]多路轉換選擇解多路轉換選擇
mux_en[60]demux_en[6丨00011111101111110001111110111111010101111011111101101111101111110111100110111111011111011011111101111111001111110111111
表 1
在已經達到鎖定之后，通過根據由計數器308輸出的c比特計數啟用的DOTL延遲元件對外部時鐘信號CKE進行延遲。通過經由多路轉換器314(圖幻將提供給V⑶L的偏置電壓從偏置電壓對VBPl、VBNl切換到偏置電壓對VBP2、VBN2，將DLL延遲的控制切換到 VCDL 312。
因此，該DLL延遲包括由D⑶L 306中的啟用的D⑶L延遲元件400提供的最小延遲和由V⑶L 312提供的附加延遲，以便提供精確的DLL延遲。通過使用數字域來覆蓋較寬延遲范圍來獲得最小延遲，然后凍結數字域以通過控制DLL延遲來允許模擬域在較小延遲范圍內操作以便在延遲鎖定環中提供細相位調節，增加了 DLL的穩定性。設置與VCDL偏置電壓322相連的偏置電壓，從而VCDL不會控制總DLL延遲，直到由數字域檢測到鎖定條件之后為止。在鎖定條件之前，VCDL僅提供與時鐘之間的相位差無關的恒定延遲。
在一個實施例中，將計數器308實現為波紋(ripple)計數器。最初，將計數器308 復位為0。解多路轉換器404根據由多路轉換選擇邏輯430輸出的d比特解多路轉換選擇信號432，操縱去往延遲元件的外部時鐘CKE。在計數器308的輸出設置為“0”而解多路轉換選擇信號432設置為“1111110”時，通過與多路轉換器408相連的解多路轉換器404的輸出422來操縱CKE，并且并不啟用D⑶L元件400。
在由CKE將計數器308的輸出如表1所示從000遞增到001之后，由設置為“1” 的計數器輸出通過解多路轉換器404的輸出4M來操作時鐘信號CKE，以啟用標記為4的 DCDL延遲級。啟用多路轉換器410，以便當由多路轉換選擇邏輯430輸出的m比特多路轉換選擇信號通過多路轉換器408來操作對V⑶L的延遲CKE時，允許通過D⑶L延遲級400 來操縱CKE。本領域的技術人員將會理解利用每一個均由有效邏輯低信號(其中所有其他信號保持在邏輯高，如表1所示)啟用的多個PMOS晶體管，可以實現解多路轉換器404的實施例。可選地，可以使用NMOS晶體管或全CMOS傳遞門來實現解多路轉換器404。
當計數器輸出設置為六，并且經由多路復用器420、418、416、414、412、410、408和標記為9-4的延遲元件通過解多路轉換輸出似6來引導CKE時，啟用所有六個DOTL延遲級。 當由設置為邏輯低的SW信號禁止計數器308時，凍結該D⑶L線。
圖6是示出了圖3所示的DLL 300中的V⑶L 312的窄延遲范圍的非線性控制電壓特性的曲線圖。在所示實施例中，數字域提供使DLL 300的操作范圍達到點B的最小延遲。在已經獲得鎖定條件之后，模擬域在從點B-高到點B-低的窄延遲范圍600內進行操作。該延遲范圍遠小于由DLL所支持的寬延遲范圍，但是可以由與圖2所示的純模擬情況相同的較大電壓范圍來對其進行控制。由大電壓范圍所控制的小延遲范圍確保了在DLL的正常操作期間的模擬域的穩定性。
如圖所示，模擬延遲電路304在電壓范圍200mV到800mV上，操作在延遲范圍85ns 到80ns之內以提供對延遲鎖定環的細相位調節。與圖2所示的相同電壓范圍上的寬延遲范圍相反，控制電壓(Δν)的較小變化不會對延遲產生實質上的影響。
圖7是圖3所示的鎖定檢測器310和多路轉換器314的實施例的示意圖。所述鎖定檢測器310包括兩個SR觸發器700、702、與門706和反相器704。SR觸發器700檢測在何時內部時鐘信號CKI處于相位檢測窗內。SR觸發器702檢測在何時內部時鐘信號CKI與外部時鐘信號CKE同相。一旦內部時鐘信號CKI與外部時鐘信號CKE同相，則將SW信號設置為邏輯“0”以禁止對DOTL延遲的進一步的改變。
在達到鎖定之前，將鎖定檢測器輸出SW保持為邏輯“0”處，而在達到鎖定之后，將其設置為邏輯“1”。在達到鎖定之前，在SW信號上的邏輯“0”通過多路轉換器314連接固定偏置電壓以提供V⑶L偏置電壓對322。在已經達到鎖定之后，在SW上的邏輯“ 1 ”通過多路轉換器314與可變偏置電壓對VBP2、VBN2相連以提供V⑶L偏置電壓對322，以允許V⑶L 312對總延遲進行細調諧。
在設備的上電期間，將與SR觸發器700和SR觸發器702的R輸入相連的復位信號設置為邏輯“1”。利用設置為邏輯“0”的各個Q輸出(LC1、SW)同時對觸發器700、702進行復位。SR觸發器700、702在各個Q輸出上以邏輯“0”保持為復位狀態，直到相位檢測器 320檢測到時鐘信號CKE、CKI之間的相位差處于相位檢測窗中為止。在外部時鐘信號CKE 的下降沿之后出現內部時鐘信號CKI的上升沿的同時，該相位差處于相位檢測窗內。相位檢測器(Ph_det)的輸出改變為邏輯“0”。在Ph_det上的邏輯“0”通過反相器704來將SR 觸發器700的S輸入改變為邏輯“1”，對SR觸發器700進行設置(S卩，Q輸出改變為邏輯 “1”)。由DOTL 306提供的延遲繼續增加，進一步延遲了內部時鐘信號的上升沿，直到內壁時鐘信號和外部時鐘信號同相為止。在當在CKI的上升沿之后檢測到CKE的上升沿時出現的Ph_det的下一上升沿上設置SR觸發器702。將SR觸發器702的Q輸出設置為邏輯“ 1 ”， 表示由數字延遲電路提供的粗相位調節。在SR觸發器702的輸出上的邏輯“1”、SW信號通過多路轉換器314，使V⑶L偏置信號322從偏置電壓對VBP1、VBNl上斷開，并且將來自電荷泵316 (圖3)的偏置電壓對VBP2、VBN2連接到對V⑶L 312的V⑶L的偏置電壓對322。
鎖定檢測器310保持在SW設置為邏輯“1”的鎖定狀態，直到系統復位為止。在處于鎖定狀態的同時，但是數字域不再對延遲進行控制，這是由于在SW設置為邏輯“1”的同時，凍結在計數器308中所存儲的碼以凍結DOTL延遲。
圖8A-C是示出了相位檢測器輸出(Ph-det)與時鐘之間的相位差之間的關系的時序圖。參考圖8A，在初始化時，相位檢測器320(圖幻檢測到內部時鐘上升沿出現在外部時鐘上升沿之后。C KI的上升沿將“1”鎖在D型觸發器的Ph_det輸出上。CKE上升沿繼續對所述碼進行遞增以將附加延遲添加到DCDL上。
參考圖8B，相位檢測器檢測到CKI上升沿現在處于CKE的下降沿之后，即，外部時鐘上升沿處于相位檢測窗內。則CKI的上升沿將“0”鎖存在D型觸發器的Ph_det輸出上。 CKE上升沿對所述碼進行遞增以將另一延遲元件400添加到D⑶L上。
參考圖8C，相位檢測器檢測到當CKI上升沿移動到CKE上升沿之后的鎖定條件。 CKI的上升沿將“ 1 ”鎖存在D型觸發器的Ph_det輸出上。
圖9是示出了在圖7中所示的示意圖中的信號的時序圖。該時序圖示出了當檢測到已經達到相位檢測窗且檢測到鎖定條件(當CKE和CKI的時鐘沿對準時)時，在系統被復位時的示意圖中的信號狀態。將結合圖3和圖7來描述圖9。
在時間900處，對系統進行復位且將復位信號切換為邏輯“ 1 ”。復位信號與觸發器 700、702的R輸入相連以復位觸發器。將Ph_det信號復位為邏輯“1”。將兩個觸發器的Q 輸出(LC1，SW)復位為“0”。內部時鐘信號CKI與外部時鐘信號CKE具有相同的頻率，但是由于通過時鐘樹緩沖器328的延遲，存在初始相位差。
在時間902處，在對系統進行復位之后，將復位信號改變為邏輯“0”。最初，通過 D⑶L將延遲添加到CKE，并且不通過V⑶L來添加延遲。C KI的上升沿遲于CKE的上升沿出現，這是由于通過時鐘樹緩沖器328(圖3)的延遲和通過DOTL的延遲。設置為邏輯“0”的 Sff信號允許CKE遞增在計數器308中所存儲的碼(圖3)。當由CKE (上升沿或下降沿)來遞增計數器308(圖3)中所存儲的碼時，將更多的延遲元件400(圖4A到4B)添加到DCDL 306上(圖幻以進一步對CKE進行延遲。CKE和CKI之間的延遲發生增加，直到達到相位檢測窗為止。
在時間904處，相位檢測器320(圖3)檢測到已經進入了相位檢測窗。從相位檢測器中輸出的Ph_det信號將狀態從邏輯“1”改變為邏輯“0”，表示相位檢測器320已經在 CKE的下降沿之后檢測到CKI信號的上升沿。設置SR觸發器600，并且將Q輸出處的LCl 設置為“1”。在連續時鐘周期中，CKE和CKI之間的相位差隨著D⑶L延遲的增加而減少。
在時間906處，相位檢測器320(圖幻檢測已經由D⑶L添加了充分的延遲，從而在CKE的上升沿之后出現了 CKI的上升沿。相位檢測器320的Wi-det輸出發生改變以回到邏輯“1”。在與門706的輸出處的LC2改變為邏輯“1”，SR觸發器702被設置，并且Q輸出(SW)改變為邏輯“1”。在Wi-det信號上的進一步變化不會影響LCl和SW的狀態。設置為“1”的SW信號進一步禁止了計數器308的遞增。
在正常DLL操作期間，為了對偏移和條件改變進行補償的時鐘路徑的延遲調節覆蓋了寬延遲范圍中的較窄范圍。因此，在已經達到鎖定之后，D⑶L啟用延遲元件以便在延遲鎖定環中提供粗相位調節。由VCDL在更小的延遲范圍內對DLL延遲進行改變以便在延遲鎖定環中提供細相位調節。在正常操作期間對更小延遲范圍的監控提供了更大的穩定性并減小了控制電壓節點的靈敏性。在DLL失去了超越VCDL的補償能力的鎖定條件的情況下， 系統復位為初始條件，并且重新激活DCDL以使外部和內部時鐘處于相位檢測窗范圍內。
已經針對具有單一固定偏置電壓電平的實施例對本發明進行了描述。在可選實施例中，可以使用多于一個的固定偏置電壓電平或多于一個的固定偏置電壓對電平來提供更緊湊的DLL，對噪聲不太敏感。這允許對寬延遲范圍進行修改，以便通過根據外部時鐘的頻率來選擇固定偏置電壓電平，減少DCDL延遲元件的數量。減少DCDL延遲元件的數量會減小對噪聲的靈敏度。例如，在一個實施例中，對于具有0. 6VDD的固定偏置電壓，需要15個 D⑶L延遲元件來提供D⑶L延遲。當固定偏置電壓是0. 7VDD時，僅需要8個D⑶L延遲元件來提供DCDL延遲。然而，改變延遲范圍可能會導致覆蓋了不穩定區域的延遲范圍，例如圖 2所示的曲線圖中的點C處。
本發明可以在需要高精度的輸入/輸出數據同步的集成電路中使用，例如，在存儲器、微處理器和應用專用集成電路(ASIC)中使用。
盡管已經參考其優選實施例具體示出和描述了本發明，但是本領域的技術人員將會理解在不脫離所附權利要求所限定的范圍的情況下，可以進行形式和細節上的各種改變。例如，盡管DCDL的延遲在較短的時間上保持固定，但是可以允許對其進行臨時偏移，例如，使V⑶L接近其延遲極限。
權利要求
1.一種延遲鎖定環，包括數字延遲電路，使數字延遲元件能夠在延遲鎖定環中在初始化期間提供粗相位調節；以及計數器，被配置為控制啟動的數字延遲元件的數量；以及模擬延遲電路，在完成了粗相位調節后，在延遲鎖定環中提供細相位調節，其中，所述模擬延遲電路在細相位調節期間采用可變控制信號。
2.根據權利要求1所述的延遲鎖定環，其中，所述計數器是增序計數器。
3.根據權利要求1所述的延遲鎖定環，其中，所述計數器受輸入時鐘信號的控制。
4.根據權利要求3所述的延遲鎖定環，其中，所述計數器響應于輸入時鐘信號的上升沿遞增。
5.根據權利要求1所述的延遲鎖定環，其中，所述計數器被實現為波紋計數器。
6.根據權利要求1所述的延遲鎖定環，其中，當重置時，所述計數器被重置為“0”。
7.根據權利要求1至6中任一項所述的延遲鎖定環，其中，所述計數器的最大計數對應于數字延遲元件的總數。
8.根據權利要求1至6中任一項所述的延遲鎖定環，其中，所述模擬延遲電路不同于所述數字延遲電路，并且與所述數字延遲電路串聯。
9.根據權利要求1至6中任一項所述的延遲鎖定環，其中，所述數字延遲電路在寬延遲范圍上操作。
10.根據權利要求9所述的延遲鎖定環，其中，所述模擬延遲電路在寬延遲范圍內的小延遲范圍上操作。
11.根據權利要求1至6中任一項所述的延遲鎖定環，還包括數字延遲電路中的鎖定檢測器，檢測粗相位調節的完成，在完成時凍結固定延遲，并啟用細相位調節。
12.根據權利要求1至6中任一項所述的延遲鎖定環，其中，所述計數器被配置為在檢測到時鐘信號邊沿對齊時，中止所述計數器。
13.根據權利要求12所述的延遲鎖定環，其中，時鐘信號之一是內部時鐘信號。
14.根據權利要求1至6中任一項所述的延遲鎖定環，其中，在完成了粗相位調節后，在延遲鎖定環中執行細相位調節時，數字延遲電路響應于控制信號被保持在固定延遲處。
15.一種在延遲鎖定環中執行相位調節的方法，包括以下步驟使數字延遲電路中的數字延遲元件能夠在延遲鎖定環中在初始化期間提供粗相位調節，其中，啟動的數字延遲元件的數量受計數器控制；以及在完成了粗相位調節后，用模擬延遲電路提供細相位調節， 其中，所述模擬延遲電路在細相位調節期間采用可變控制信號。
16.根據權利要求15所述的方法，還包括以下步驟用所述計數器接收到的輸入時鐘信號來控制所述計數器。
17.根據權利要求16所述的方法，其中，所述計數器響應于輸入時鐘信號的上升沿遞+曰O
18.根據權利要求15所述的方法，其中，所述計數器被實現為波紋計數器。
19.根據權利要求15至18中任一項所述的方法，還包括以下步驟將所述計算器重置為“0”，所述重置發生在啟用所述數字延遲元件的步驟之前。
20.根據權利要求15至18中任一項所述的方法，還包括以下步驟 檢測粗相位調節的完成；在完成時凍結粗相位調節；以及在凍結時啟用細相位調節。
21.根據權利要求15至18中任一項所述的方法，還包括在完成了粗相位調節后，在提供細相位調節期間，響應于控制信號將數字延遲電路保持在固定延遲處。
22.一種延遲鎖定環，包括數字延遲電路，使延遲元件能夠在延遲鎖定環中提供粗相位調節；以及模擬延遲電路，在數字延遲電路被保持在固定延遲處的同時，在延遲鎖定環中提供細相位調節；在細相位調節期間向模擬延遲電路施加可變控制信號的電路；以及數字延遲電路中的鎖定檢測器，檢測粗相位調節的完成，在完成時凍結固定延遲，并啟用細相位調節。
23.根據權利要求22所述的延遲鎖定環，其中，所述數字延遲電路在寬延遲范圍上操作。
24.根據權利要求23所述的延遲鎖定環，其中，所述模擬延遲電路在寬延遲范圍內的小延遲范圍上操作。
25.根據權利要求22所述的延遲鎖定環，其中，所述模擬延遲電路被保持在第二固定延遲處，直到所述數字延遲電路完成了粗相位調整為止。
26.根據權利要求22至25中任一項所述的延遲鎖定環，其中，所述數字延遲電路包括多個固定延遲元件。
27.一種在延遲鎖定環中執行相位調節的方法，包括以下步驟 使數字延遲電路中的延遲元件能夠在延遲鎖定環中提供粗相位調節； 檢測粗相位調節的完成；在細相位調節期間，向模擬延遲電路提供可變控制信號；在數字延遲電路被保持在固定延遲處的同時，用模擬延遲電路在延遲鎖定環中提供細相位調節；以及在完成時凍結固定延遲。
28.根據權利要求27所述的方法，其中，所述數字延遲電路在寬延遲范圍中操作。
29.根據權利要求觀所述的方法，其中，所述模擬延遲電路在寬延遲范圍內的小延遲范圍中操作。
30.根據權利要求27至四中任一項所述的方法，其中，所述數字延遲電路包括多個固定延遲元件。
31.一種延遲鎖定環，用于使內部時鐘信號與外部時鐘信號同步，所述延遲鎖定環包括數字延遲線電路，包括鎖定檢測器； 模擬延遲線電路；相位檢測器，檢測外部時鐘信號和內部時鐘信號間的相位差；第一檢測電路，響應于第一準則得到滿足，提供第一條件信號，所述第一準則基于內部和外部時鐘信號的第一相對沿出現；第二檢測電路，響應于第二準則得到滿足，提供第二條件信號，所述第二準則基于內部和外部時鐘信號的第二相對沿出現，其中，響應于鎖定檢測器電路檢測到存在第一和第二條件信號，模擬延遲線電路隨后調節延遲鎖定環。
32.根據權利要求31所述的延遲鎖定環，其中，所述模擬延遲線電路包括電壓受控延遲線電路、復用器和電荷泵。
33.根據權利要求31或32所述的延遲鎖定環，其中，所述數字延遲線電路包括偏置電壓產生器。
34.根據權利要求33所述的延遲鎖定環，其中，所述復用器從至少兩個偏置電壓中做出選擇，以供應至電壓受控延遲線電路。
35.根據權利要求32或34所述的延遲鎖定環，其中，所述電壓受控延遲線電路包括多個PMOS晶體管。
36.一種包括延遲鎖定環的裝置，所述延遲鎖定環用于使內部時鐘信號與外部時鐘信號同步，所述延遲鎖定環包括數字延遲線電路，包括鎖定檢測器和偏置電壓產生器；模擬延遲線電路，包括電壓受控延遲線電路、復用器和電荷泵；相位檢測器，檢測外部時鐘信號和內部時鐘信號間的相位差；所述復用器從至少兩個偏置電壓中做出選擇，以供應至電壓受控延遲線；以及所述鎖定檢測器包括當內部時鐘信號滿足預定條件時，響應于內部時鐘信號的電路。
37.根據權利要求36所述的裝置，其中，所述鎖定檢測器包括至少兩個觸發器和反相ο
38.根據權利要求37所述的裝置，其中，至少一個觸發器檢測內部時鐘信號何時位于預定窗以內。
39.根據權利要求38所述的裝置，其中，至少第二觸發器檢測內部時鐘信號何時與外部時鐘信號同相。
40.一種基于至少兩個時鐘信號間的相位差來提供相位檢測器輸出的方法，包括檢測內部時鐘信號，所述內部時鐘信號包括連續的第一和第二邏輯電平轉換的時鐘邊沿，所述第一邏輯電平轉換與所述第二邏輯電平轉換相反；檢測外部時鐘信號，所述外部時鐘信號包括連續的第一和第二邏輯電平轉換的時鐘邊沿，所述第一邏輯電平轉換與所述第二邏輯電平轉換相反；以及檢測內部時鐘信號的第一邏輯電平轉換的時鐘邊沿出現在外部時鐘信號的第二邏輯電平轉換的時鐘邊沿之后。
41.根據權利要求40所述的方法，還包括檢測內部時鐘信號的第一邏輯電平轉換的時鐘邊沿位于外部時鐘信號的第一邏輯電平轉換的時鐘邊沿之后；以及提供信號，所述信號表示內部時鐘信號的第一邏輯電平轉換的時鐘邊沿位于相位檢測窗以內。
42.根據權利要求41所述的方法，還包括檢測內部時鐘信號的第一邏輯電平轉換的時鐘邊沿位于外部時鐘信號的第二邏輯電平轉換的時鐘邊沿之后；以及提供信號，所述信號表示內部時鐘信的第一邏輯電平轉換的時鐘邊沿滿足鎖定條件。
43.一種在延遲鎖定環中執行相位調節的方法，包括以下步驟 使數字延遲電路中的延遲元件能夠在延遲鎖定環中提供粗相位調節； 檢測第一條件，所述第一條件基于輸出和輸入時鐘信號的第一相對沿出現； 響應于所述第一條件，提供第一信號；檢測第二條件，所述第二條件基于輸出和輸入時鐘信號的第二相對沿出現； 響應于所述第二條件，提供第二信號；在提供了第一和第二信號后，用模擬延遲電路提供細相位調節。
44.根據權利要求43所述的方法，還包括以下步驟 檢測粗相位調節的完成；以及啟用細相位調節。
45.根據權利要求43所述的方法，其中，所述數字延遲電路在寬延遲范圍中操作。
46.根據權利要求45所述的方法，其中，所述模擬延遲電路在寬延遲范圍內的小延遲范圍中操作。
47.根據權利要求43所述的方法，還包括將所述模擬延遲電路保持在固定延遲處，直到數字延遲電路完成了粗相位調節為止。
48.根據權利要求43所述的方法，還包括使用多個固定延遲元件，在數字延遲電路中提供延遲。
49.根據權利要求43所述的方法，還包括提供細相位調節，其中，所述模擬延遲電路被保持在固定延遲處，直到完成了粗相位調節為止。
50.一種延遲鎖定環，用于使內部時鐘信號與外部時鐘信號同步，所述延遲鎖定環包括數字延遲線電路，包括鎖定檢測器； 模擬延遲線電路；相位檢測器，檢測外部時鐘信號和內部時鐘信號間的相位差； 第一檢測電路，響應于第一準則得到滿足，提供第一條件信號，所述第一準則基于內部和外部時鐘信號的第一相對沿出現；第二檢測電路，響應于第二準則得到滿足，提供第二條件信號，所述第二準則基于內部和外部時鐘信號的第二相對沿出現；所述鎖定檢測器允許數字延遲線電路通過改變延遲元件的數量來改變延遲，并且響應于所述鎖定檢測器電路檢測到存在第一和第二條件信號，模擬延遲線電路隨后調節延遲鎖定環。
51.一種包括延遲鎖定環的裝置，所述延遲鎖定環用于使內部時鐘信號與外部時鐘信號同步，所述延遲鎖定環包括數字延遲線電路，包括鎖定檢測器和偏置電壓產生器； 模擬延遲線電路，包括電壓受控延遲線電路、復用器和電荷泵； 相位檢測器，檢測外部時鐘信號和內部時鐘信號間的相位差；所述復用器從至少兩個偏置電壓中做出選擇，以供應至電壓受控延遲線； 所述鎖定檢測器允許所述數字延遲線電路通過改變延遲元件的數量來改變延遲；以及所述鎖定檢測器包括當內部時鐘信號滿足預定條件時，響應于內部時鐘信號的電路。
52.一種延遲鎖定環，包括相位檢測器，用于檢測外部時鐘和內部時鐘間的相位差；數字延遲電路，被配置為使延遲元件能夠在延遲鎖定環中提供粗相位調節，并使得延遲元件的數量隨時間增加，從而到達第一時刻，在所述第一時刻，內部時鐘的上升沿移至外部時鐘的下降沿之后；數字延遲電路中的鎖定檢測器，被配置為一旦鎖定條件在稍后的第二時刻得到滿足， 就檢測到粗相位調節完成，所述鎖定條件為內部時鐘的上升沿移至外部時鐘的上升沿之后，并且所述鎖定檢測器還被配置為，在粗相位調節完成時將數字延遲電路凍結在固定延遲處，并啟用細相位調節；以及模擬延遲電路，被配置為在數字延遲電路被保持在固定延遲處的同時，在延遲鎖定環中提供細相位調節。
53.一種在延遲鎖定環中執行相位調節的方法，包括以下步驟 檢測外部時鐘和內部時鐘間的相位差；使數字延遲電路中的延遲元件能夠在延遲鎖定環中在初始化期間提供粗相位調節，包括隨時間增加延遲元件的數量，從而到達第一時刻，在所述第一時刻，內部時鐘的上升沿移至外部時鐘的下降沿之后；在粗相位調節期間向模擬延遲電路提供固定控制信號；檢測粗相位調節的完成，一旦鎖定條件在稍后的第二時刻得到滿足，則粗相位調節完成，所述鎖定條件為內部時鐘的上升沿移至外部時鐘的上升沿之后； 在完成時凍結所述粗相位調節；以及在正常操作期間，在完成了粗相位調節后，通過向模擬延遲電路提供可變控制信號，用模擬延遲電路提供細相位調節。
54.一種延遲鎖定環，包括相位檢測器，用于檢測外部時鐘和內部時鐘間的相位差；數字延遲電路，被配置為使延遲元件能夠在延遲鎖定環中在初始化期間提供粗相位調節，并使得延遲元件的數量隨時間增加，從而到達第一時刻，在所述第一時刻，內部時鐘的上升沿移至外部時鐘的下降沿之后；數字延遲電路中的鎖定檢測器，被配置為一旦鎖定條件在稍后的第二時刻得到滿足， 就檢測到粗相位調節完成，所述鎖定條件為內部時鐘的上升沿移至外部時鐘的上升沿之后，并且所述鎖定檢測器還被配置為，在粗相位調節完成時將數字延遲電路凍結在固定延遲處，并啟用細相位調節；模擬延遲電路，被配置為在正常操作期間，在數字延遲電路響應于控制信號被保持在固定延遲處的同時，在延遲鎖定環中提供細相位調節；其中，所述延遲鎖定環被配置為在數字延遲電路提供粗相位調節時向模擬延遲電路提供固定控制信號，并在細相位調節期間向模擬延遲電路提供可變控制信號。
55.一種在延遲鎖定環中執行相位調節的方法，包括以下步驟提供多個數字延遲元件，以形成數字延遲電路，所述數字延遲電路的延遲由啟動的數字延遲元件的數量確定，所述延遲是通過改變啟動的數字延遲元件的數量來調節的； 使數字延遲電路中的延遲元件能夠在延遲鎖定環中在初始化期間提供粗相位調節； 在粗相位調節期間，向模擬延遲電路提供固定控制信號； 在細相位調節期間，向模擬延遲電路提供可變控制信號；以及在正常操作期間，在完成了粗相位調節后，通過在數字延遲電路被保持在固定延遲處的同時，向模擬延遲電路提供控制信號，在數字延遲電路被保持在固定延遲處的同時，用模擬延遲電路在延遲鎖定環中提供細相位調節。
56.一種延遲鎖定環，包括數字延遲電路，使數字延遲元件能夠在延遲鎖定環中在初始化期間提供粗相位調節； 模擬延遲電路，在完成了粗相位調節后，在數字延遲電路響應于控制信號被保持在固定延遲處的同時，在延遲鎖定環中提供細相位調節，其中，所述模擬延遲電路在細相位調節期間采用可變控制信號。
57.一種在延遲鎖定環中執行相位調節的方法，包括 將計數器設置為可能值的最小范圍內與初始延遲相對應的值； 使計數器從所述值起遞增；隨著計數器的遞增啟動數字延遲電路中的延遲元件，以在延遲鎖定環中提供粗相位調節，啟動的延遲元件與計數器值相對應；檢測輸出時鐘信號和輸入時鐘信號的邊沿對齊；響應于所述對齊，中止粗相位調節，并用模擬延遲電路提供細相位調節；以及將模擬延遲電路保持在固定延遲處，直到數字延遲電路完成了粗相位調節為止。
58.根據權利要求57所述的方法，其中，所述數字延遲電路在寬延遲范圍中操作。
59.根據權利要求58所述的方法，其中，所述模擬延遲電路在寬延遲范圍內的小延遲范圍中操作。
60.根據權利要求57所述的方法，還包括使用多個固定延遲元件，在數字延遲電路中提供延遲。
61.根據權利要求57所述的方法，還包括在檢測到對齊時，凍結所述計數器。
62.根據權利要求57所述的方法，其中，與初始延遲相對應的值是最小值。
63.根據權利要求57所述的方法，其中，所述計數器是增序計數器。
64.根據權利要求57所述的方法，其中，所述計數器響應于輸入時鐘信號的上升沿遞+曰O
65.根據權利要求57所述的方法，其中，所述計數器的最大計數對應于延遲元件的總數。
66.根據權利要求57所述的方法，其中，所述計數器被實現為波紋計數器。
全文摘要
一種延遲鎖定環，在寬頻范圍上操作且具有高精度、較小硅面積使用、低能量消耗和短鎖定時間。DLL組合了模擬域和數字域。所述數字域負責初始鎖定和操作點穩定性且在達到鎖定之后被凍結。模擬域負責在達到鎖定之后的正常操作，并利用更小的硅面積和低能量來提供高精度。
文檔編號H03D3/24GK102522986SQ20121000745
公開日2012年6月27日 申請日期2003年12月29日 優先權日2002年12月31日
發明者彼得·弗拉先科, 迪特爾·黑勒 申請人:睦塞德技術公司