專利名稱：分頻器及分頻方法
技術領域：
本發明關于一分頻器(frequency divider)以及一分頻方法,尤指一種應用重定時(retimed)控制信號來執行相位選擇的分頻器以及分頻方法。
背景技術：
隨著現代科技的進步，時鐘產生系統(例如一相位鎖定系統(phase lock loop,PLL)或是一延遲鎖定系統(delay lock loop, DLL))在無線通訊系統具有多樣化的應用。為了將單芯片系統(system on chip，S0C)中重要元件所受到的干擾減到最低，各個具有大功率的信號需要分別清楚定義且各自在頻域(frequency domain)中分開，以得到較佳的效能。因此，分數型分頻器(fractional frequency divider)在無線傳送器或接收器中扮演著極重要的角色?，F有的分頻器在低頻帶通常以雙模(dual-modulus)或是多模(multi-modulus) 前置分頻器(prescaler)來實現，舉例來說，一個除數為4. 5的分頻器可由將除數平均地分布在4、5之間的前置分頻器來實現。然而，由于前置分頻器在輸出分頻后信號的同時需要變換其除數，而除數變換所產生的噪聲可能會使得前置分頻器的結果劣化，導致更多不期望的抖動噪聲。除此之外，雙?；蚴嵌嗄Ｇ爸梅诸l器是以數字方式運作，兩者均不適合運作于高頻。部分的現有的高頻分頻器會應用自混波(self-mixing)機制，以電感面積為代價來克服速度問題，其中電感是在混波結果中濾掉不需要的信號的必要元件。因此，電路設計者仍尋求精簡且具有低抖動噪聲與較高效能的分頻器設計。除了上述所介紹的架構之外，相位選擇也是另一種實現分頻器的架構。請參照圖1，其為一現有的相位選擇分頻器1000的結構示意圖?，F有的相位選擇分頻器1000包含有一相位選擇電路1100以及一控制電路1200。相位選擇電路接收多個輸入信號(舉例來說，四個正交信號SI、SQ、SIB以及SQB)來依據控制信息Sctrl選擇性地將輸入信號SI、SQ、SIB以及SQB其中之一輸出，以產生一輸出信號Sout?？刂齐娐?200則接收輸出信號Sout來產生控制信息Sctrl (在此范例中，控制信息Sctrl包含有將輸入信號SI、SQ、SIB以及SQB其中之一選取并輸出所需要的所有信號)，其中輸出信號Sout之一周期時段由每一輸入信號SI、SQ、SIB以及SQB的部分時段所組成。請參照圖2以進一步了解圖I所示的現有的相位選擇分頻器1000的運作細節。圖2為現有相位選擇分頻器1000中部分信號的時序示意圖，相位選擇電路1100選擇輸出輸入信號SI、SQ、SIB以及SQB其中之一來組成具有除數I. 25、工作周期(duty cycle)為40%的分頻后輸出信號Sout。請注意，在相位選擇電路1100從輸入信號SI轉換到輸入信號SQ時，其實際的轉換時間點會被限制在時間點ta到時間點tb之間，即當輸入信號SI與輸入信號SQ同為指示一低電壓電平的一時段Tc (一無毛刺(glitch-free)窗口)之中，因此控制信息Sctrl在經過一連串的門延遲(gate delay)之后，需要確保相位選擇電路1100在時段Tc之中進行相位選擇，否則即會有毛刺噪聲出現在輸出信號Sout之中。由于時段Tc正好為每一輸入信號的1/4周期長短，因此無毛刺窗口的限制為分頻器的設計帶來了極大的挑戰，尤其是對于具有極窄小的無毛刺窗口的該高頻分頻器而言。于是，相位選擇電路1100的設計必須要十分小心，以確?？删_地執行相位選擇；換言之，在信號傳送路徑上每一組成元件的延遲時間與轉換速率(Slew Rate)，均需要仔細考慮，以達到無毛刺的處理結果，否則由轉換中所造成的抖動噪聲會降低整體的系統效能。圖3為分頻器1000中的部分信號的另一時序范例不意圖。相較于圖2所不的例子,相位選擇電路1100選擇以60%的工作周期來組合成分頻后的輸出信號Sout，而精確的相位轉換時間點還需要限制在一時段Tc’之內，而時段Tc’與時段Tc具有相同的時間長度，即1/4輸入信號的周期。

發明內容
有鑒于此，本發明實施例的目的之一在于應用重定時(retimed)控制信號來提供一高速分頻器。一方面,本發明的一實施例提供了一種分頻器(frequency divider),包含有一相位選擇電路、一控制電路以及一重定時電路。該位選擇電路用以接收具有不同相位的多 個輸入信號，并依據多個重定時信號來選擇性地輸出這些輸入信號之一，以產生一輸出信號。該控制電路，用以接收該輸出信號來產生多個控制信號。該編時電路用以依據該些輸入信號來重定時這些控制信號以產生上述重定時信號。另一方面，本發明的另一實施例提供了一種分頻方法，包含有接收具有不同相位的多個輸入信號；依據多個重定時信號來選擇性地輸出這些輸入信號之一，以產生一輸出信號；產生多個控制信號；以及依據這些輸入信號來重定時這些控制信號以產生上述重定時信號。本發明的分頻器以及相關分頻方法，能夠應用重定時控制信號來提供一高速運作的分頻器。


圖I為一現有相位選擇分頻器的結構示意圖；圖2為圖I的現有相位選擇分頻器中部分信號的一范例時序示意圖；圖3為圖I的現有相位選擇分頻器中的部分信號的另一范例時序示意圖；圖4為本發明的一實施例的一分頻器的結構范例示意圖；圖5為本發明一實施例的一相位選擇器的結構范例不意圖；圖6為本發明之一實施例的一控制電路的結構范例示意圖。圖7為本發明一實施例的一重定時電路的結構范例示意圖；圖8為本發明一實施例中當一分頻器由一輸入信號切換到另輸入信號時的部分信號的時序示意圖；圖9為本發明另一實施例的一重定時電路的結構范例不意圖；圖10為本發明一實施例中當應用一重定時電路的一分頻器由一輸入信號切換到另一輸入信號時的部分信號的時序示意圖；圖11為本發明另一實施例中當應用一重定時電路的一分頻器由一輸入信號切換到另一輸入信號時的部分信號的時序示意圖。
具體實施例方式在說明書當中使用了某些詞匯來指稱特定的元件。本領域的技術人員應可理解，硬件制造商可能會用不同的名詞來稱呼同一個元件。本說明書并不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書當中所提及的「包含」為一開放式的用語，故應解釋成「包含但不限定于」。此外，「耦接」一詞在此包含任何直接及間接的電氣連接手段，因此，若文中描述一第一裝置耦接于一第二裝置，則代表該第一裝置可直接電氣連接于該第二裝置，或者透過其他裝置或連接手段間接地電氣連接至該第二裝置。請參照圖4，其為本發明的一實施例的一分頻器4000的結構范例示意圖。分頻器4000包含有一相位選擇電路4100、一控制電路4200以及一重定時電路4300。相位選擇電路4100用以接收具有不同相位的多個輸入信號(具有四個平分相位的正交信號，例如第4圖中的輸入信號SI、SQ、SIB以及SQB)，并依據多個重定時(retimed)信號SRTl SRT4來選擇性地輸出輸入信號SI、SQ、SIB以及SQB之一，以產生除數為I. 25的一輸出信號Sout?？刂齐娐?200用以接收輸出信號Sout來產生多個控制信號SCl SC4，其中輸 出信號Sout的一周期時段由輸入信號SI、SQ、SIB以及SQB每一信號的部分時段所組成，■P，輸出信號Sout的每一周期由輸入信號SI、SQ、SIB以及SQB的部分時段所合成。重定時電路4300用以依據輸入信號SI、SQ、SIB以及SQB來重定時控制信號SCl SC4，以產生重定時信號SRTl SRT4。相位選擇電路4100可以一多路復用器(multiplexer)，舉例來說，請參照圖5，其為本發明一實施例的相位選擇器4100的結構范例示意圖。相位選擇器4100包含有多個NAND邏輯門(logic gate)，NAND邏輯門4111 4114用以分別接收與其對應的輸入信號SI、SQ、SIB、SQB以及與其對應的重定時控制信號SRTl SRT4來分別產生邏輯信號SLl SL4。一選擇NAND邏輯門則接收NAND邏輯門4111 4114所產生的邏輯信號SLl SL4來產生輸出信號Sout。圖5所不的相位選擇電路4100以多路復用器的方式運作，當重定時信號SRTl指示一邏輯高電位而其他重定時信號SRT2 SRT4指示邏輯低電位時，相位選擇電路4100會選擇對應于重定時信號SRTl的輸入信號SI來作為輸出信號 Sout0請注意，圖4所示的分頻器4000僅用于示例性地說明本發明，輸入信號的數量并不限定于四個，而分頻器4000的除數也不限定為I. 25。只要是應用重定時信號來對同頻率而不同相位的輸入信號執行相位選擇的分頻器，均落在本發明的范圍之內。本實施例中的控制電路4200則由一架構簡易且符合本發明目的的位移計數器(shift counter)所實現。請參照圖6來進一步了解控制電路4200的細節，圖6為本發明的一實施例的控制電路4200的結構范例示意圖，控制電路4200包含有四個D型觸發器(Dflip-flop, DFF)4210 4240，彼此串接在一起以形成一位移計數器，每一 D型觸發器具有用以接收輸出信號Sout的一時鐘端CLK，因此每一 D型觸發器均依據輸出信號Sout的頻率運作，每一 D型觸發器還具有用以接收來自前一 D型觸發器的一信號的一數據端D，并于一輸出端Q輸出一相對應的控制信號。舉例來說，DFF 4210接收控制信號SC4來相對應地輸出控制信號SCl，而后續的DFF 4220則接收控制信號SCl來相對應地輸出控制信號SC2，以此類推。由于位移計數器(例如控制電路4200)每經過輸出信號Sout的四個周期時段便會切換(toggle) —次，因此控制信號SCl SC4之中每一信號均具有輸出信號Sout 1/4的頻率。請參照圖7來進一步了解重定時4300的運作結構的細節。圖7為本發明一實施例的重定時電路4300的結構范例示意圖。重定時電路4300包含有四個D型觸發器4310 4340。D型觸發器4310 4340分別具有用以接收輸入信號SI、SQ、SIB、SQB之一的反向時鐘端CLK，因此D型觸發器4310 4340分別依據輸入信號SI、SQ、SIB、SQB的頻率而切換。D型觸發器4310 4340的數據端D則分別用以接收來自控制電路4200的控制信號SCl SC4，以在各自對應的輸出端Q輸出重定時信號STRl SRT4。請注意，在相位選擇電路4100選擇一第二輸入信號來產生輸出信號Sout后,重定時電路4300依據在相位域上落后于該第二輸入信號的一第一輸入信號的一下降沿(trailing edge)來重定時控制信號SCl SC4其中之一。舉例來說，在此實施例中，D型觸發器4320在反向時鐘端CLK接收輸入信號SQ，在數據端D接收控制信號SC2，并依據反向時鐘端CLK的輸入信號SQ來對控制信號SC2重定時。請注意，在此實施例中，輸入信號SQ傳送至D型觸發器4320的反向時鐘端 CLK，D型觸發器4320則依據輸入信號SQ的下降沿(falling edge)切換。更精確地來說，重定時電路4300的D型觸發器4310依據輸入信號SQ的下降沿對控制信號SC2進行重定時，而該控制信號SC2則是用來控制相位選擇器4100選擇輸入信號SQ作為輸出信號Sout ；此外，在相位選擇電路4100選擇一特定輸入信號來產生輸出信號Sout之后，電路4300中的每一 D型觸發器4310 4340應用該特定輸入信號的一下降沿來進行重置(reset)。舉例來說，在相位選擇電路4100依據重定時信號SRT2之一上升沿(rising edge)選擇輸入信號SQ來產生輸出信號Sout之后，D型觸發器4320(即用以輸出重定時信號SRT2來控制輸入信號SQ的選取)于是會被輸入信號SQ的下降沿重置。如此一來，僅會在輸入信號SQ指示其電壓電平與輸入信號SI相時之后，選取過程的轉換程序才會開始，因此可確保相位選擇的運作可以更加平順。一般來說，在相位選擇電路4100選擇一領先(leading)輸入信號(例如輸入信號SI)來產生輸出信號Sout之后，重定時電路4300依據在相位域上在該領先輸入信號后的一滯后(lagging)輸入信號的一下降沿(例如輸入信號SQ的下降沿)，來重定時一控制信號(舉例來說，控制信號SC2)。在其他的實施例中，重定時電路4300還可考慮不同的設計考量來依據該滯后輸入信號的上升沿執行重定時程序，只要是依據相對應的輸入信號來對用以選擇不同輸入信號的這些控制信號執行一自我調準(self-alignment)程序的技術，這些設計均屬于本發明的保護范圍之內。請參照圖8來進一步了解重定時電路4300的運作細節，圖8為本發明一實施例中當分頻器4000由輸入信號SI切換到輸入信號SQ時的部分信號的時序示意圖。雖然輸入信號SI的上升沿發生于一時間點tl，由于單有的門延遲，一相對應的輸出信號Sou的之上升沿卻發生在一后續的時間點t2，相位選擇電路4100需花費一時間Td(Td = t2-tl)來依據輸入信號SI來傳出輸出信號Sout。如圖8所不,控制信號SC2與輸出信號Sout保持一致，在一時間點t2上升，請注意，在時間點t2，輸入信號SI與SQ指示著不同的電壓電平，從輸入信號SI切換到輸入信號SQ無疑地會造成輸出信號中的毛刺,然而,在此實施例中，重定時電路4300中的D型觸發器4320會鎖住控制信號SC2直到輸入信號SQ指示與輸入信號SCl相同的電壓電平(即，在一時間點t3)，接著輸出重定時信號SRT2給相位選擇電路4100執行相位選擇。此外，重定時信號SRT2另外在一時間點t4由控制信號SC2的下降沿所重置，以避免受到其他重定時信號的干擾。請注意，分頻器4000的無毛刺窗口長短為一時段Twl，其長度為每一輸入信號的3/4周期，換言之，本發明可減緩無毛刺窗口的限制，因此分頻器4000的運作頻率可被進一步提高到超過現有的分頻器所可達到的頻率。圖7所示的重定時電路4300應用了 D型觸發器4310 4340來分別依據輸入信號SI、SQ、SIB、SQB對控制信號SCl SC4執行自我調準。然而，這并非用來限定本發明的范圍。請參照圖9,其為本發明一實施例的一重定時電路8300的一結構范例示意圖。重定時電路8300包含有D型鎖存器(D latch) 8310 8340。D型鎖存器8310 8340分別具有接收輸入信號SI、SQ、SIB、SQB的一時鐘端CLK，D型鎖存器8310 8340的數據端D分別用以接收控制信號SCl SC4以在輸出端Q輸出重定時信號SRTl SRT4。舉例來說，對D型鎖存器8310 8340的每一 D型鎖存器而言，當輸入信號SQ指示一“鎖住”(latch)運作狀態(在本實施例中為一高電壓電平)時，不論控制信號SC2的數值為何，重定時信號SRT2的數值會在輸出端Q維持一定值；當輸入信號SQ指示一“感測”(sense)運作狀態(在本實施例中為一低電壓電平)時，控制信號SC2的數值會被復制而形成重定時信號SRT2, 由于每一 D型鎖存器僅會在相對應的輸入信號指示“感測”運作狀態時進行感測運作，該D型鎖存器會產生相對應的重定時信號以控制相位選擇電路4100來執行相位選擇,從一先前輸入信號切換到該相對應輸入信號，該相對應輸入信號在相位域上恰好正落后于該先前輸入信號；當輸入信號SQ指不一“鎖住”(latch)運作狀態(在本實施例中為一高電壓電平)時，該D型鎖存器會維持一原有的重定時信號直到該相對應的輸入信號切換。如此一來，相位選擇電路4100便可在兩個具有相同電壓電平的輸入信號間精確地進行相位切換，因此可達到一無毛刺分頻后信號。請參照圖10以及圖11以進一步了解重定時電路8300的運作細節。圖10為本發明一實施例中當應用重定時電路8300的一分頻器由輸入信號SI切換到輸入信號SQ時的部分信號的時序示意圖。在圖10中，輸入信號SI被選擇用來在一較長的時間延遲(大約輸入信號SI的3/8周期長度)之后產生輸出信號Sout，而控制信號SC2會立即隨著輸出信號Sout上升,然而，由于輸入信號SI之后的下一個輸入信號SQ指不為一“鎖住”運作狀態(亦即，輸入信號SQ的高電壓電平，其時間長短為Tltc)，重定時電路8300會將重定時信號SRT2維持在一先前電壓電平(舉例來說，在此實施例中會維持為一低電壓電平)，而當輸入信號SQ指示為一“感測”運作狀態(即，輸入信號SQ的低電壓電平，其時間長短為Tsen)，重定時電路8300會感測控制信號SC2并將重定時信號SRT2拉抬至一高電壓相位，以使得相位選擇電路4100執行相位轉換，由輸入信號SI轉換至輸入信號SQ。當輸入信號SI降至低電壓電平，由于輸入信號SQ指示為“鎖住”運作狀態，重定時信號SRT2會被維持在高電壓電平；當輸入信號SQ也降至低電壓電平并指示一 “感測”運作狀態，重定時電路8300會感測控制信號SC2并將重定時信號SRT2降低至低電壓電平。如此一來，重定時信號SRT2僅會在輸入信號SI與SQ同電壓電平時切換。圖11為本發明另一實施例中當應用重定時電路8300的一分頻器由輸入信號SI切換到輸入信號SQ時的部分信號的時序不意圖。在圖11中，輸入信號SI被選擇用來在一比圖10長的時間延遲(大約輸入信號SI的5/8周期長度)之后產生輸出信號Sout，而重定時電路8300會將重定時信號SRT2維持在低電壓電位直到輸入信號SQ指示為一“感測”運作狀態，當控制信號SC2降至一低電位電平，重定時信號SRT2同時也會被降至低電壓電平以避免受到其他重定時信號的干擾。由圖10以及圖11可知，由于每一 D型鎖存器均由一相對應的輸入信號所觸發以產生一相對應的重定時信號來由一先前輸入信號切換至該相對應的輸入信號，這樣的自我調準功能會改善相位選擇電路4100的相位選擇功能，達到無毛刺窗口的效能。綜上所述，本發明的實施例提供了重定時信號來控制具有分數分頻以及無毛刺功能的一分頻器以執行相位選取。這些重定時信號可由具有數個D型觸發器或是D型鎖存器的重定時電路所產生，如此一來，便可達到精簡且具有高速運作功能的分頻器。以上所述僅為本發明的較佳實施例，凡依本發明說明書所做的均等變化與修飾， 皆應屬本發明的涵蓋范圍。
權利要求
1.一種分頻器，其特征在于，包含有 一相位選擇電路，用以接收具有不同相位的多個輸入信號，并依據多個重定時信號來選擇性地輸出該多個輸入信號之一，以產生一輸出信號； 一控制電路，用以接收該輸出信號來產生多個控制信號；以及一重定時電路，用以依據該多個輸入信號來重定時該多個控制信號以產生該多個重定時信號。
2.如權利要求I所述的分頻器，其特征在于，該輸出信號的一周期時段由每一輸入信號的部分時段所組成。
3.如權利要求I所述的分頻器，其特征在于，該重定時電路包含有 多個D型觸發器，用以分別重定時該多個控制信號，其中每一該D型觸發器具有用以接收一相對應的輸入信號的一時鐘端、用以接收一相對應的控制信號的一數據端，并于該D型觸發器的一輸出端輸出一相對應的重定時信號。
4.如權利要求3所述的分頻器，其特征在于，在該相位選擇電路選擇一第二輸入信號來產生該輸出信號時，該重定時電路依據在相位域上落后于該第二輸入信號的一第一輸入信號的一下降沿來重定時該多個控制信號中的一個。
5.如權利要求3所述的分頻器，其特征在于，在該相位選擇電路從所述多個輸入信號中選擇一特定輸入信號來產生該輸出信號之后，應用該特定輸入信號的一下降沿來重置該重定時電路中的每一D型觸發器。
6.如權利要求I所述的分頻器，其特征在于，該重定時電路包含有 多個D型鎖存器，用以分別重定時該多個控制信號，其中每一 D型鎖存器具有用以接收一相對應的輸入信號的一時鐘端、用以接收一相對應的控制信號的一數據端，并依據該時鐘信號以及該數據輸入，于一輸出端輸出一相對應的重定時信號。
7.如權利要求6所述的分頻器，其特征在于，當參照該相對應的輸入信號所產生的該時鐘時號指示一感測運作時，每一 D型鎖存器感測其數據端接收的數據輸入，來依據該數據輸入產生該重定時信號；當參照該相對應的輸入信號所產生的該時鐘時號指示一個鎖住運作時，該D型鎖存器維持該重定時信號。
8.如權利要求I所述的分頻器，其特征在于，該重定時電路被設定為依據該多個輸入信號對該多個控制信號執行一自我調準程序。
9.如權利要求I所述的分頻器，其特征在于，該控制電路為一位移計數器。
10.如權利要求I所述的分頻器，其特征在于，該相位選擇電路為一多路復用器，被設定來選擇性地將該多個輸入信號其中之一輸出以作為該輸出信號。
11.如權利要求I所述的分頻器，其特征在于，該相位選擇器包含有 多個NAND邏輯門，每一 NAND邏輯門用以接收一特定輸入信號來產生一特定邏輯信號；以及 一選擇NAND邏輯門，耦接于該多個NAND邏輯門，該選擇NAND邏輯門用以接收該多個NAND邏輯門所產生的多個邏輯信號來產生該輸出信號。
12.—種分頻方法，其特征在于，包含有應用于如權利要求1-11任一項所述的分頻器中。
全文摘要
本發明提供一種分頻器以及分頻方法，該分頻器包含有一相位選擇電路、一相位選擇電路、一控制電路以及一重定時電路。其中，該位選擇電路用以接收具有不同相位的多個輸入信號，并依據多個重定時信號來選擇性地輸出該些輸入信號之一，以產生一輸出信號。該控制電路，用以接收該輸出信號來產生多個控制信號。該重定時電路用以依據這些輸入信號來重定時這些控制信號以產生上述重定時信號。本發明的分頻器以及分頻方法，能夠應用重定時控制信號來提供一高速運作的分頻器。
文檔編號H03L7/18GK102832932SQ201210007468
公開日2012年12月19日 申請日期2012年1月11日 優先權日2011年6月13日
發明者林昂生 申請人:聯發科技股份有限公司