逐次求近緩存器模擬至數(shù)字轉換器及其操作方法
【專利摘要】本發(fā)明提供一種逐次求近緩存器模擬至數(shù)字轉換器及其操作方法。其中，逐次求近緩存器模擬至數(shù)字轉換器包括：比較器、第一CDAC、第二CDAC、以及邏輯電路，其中，對于N個位元周期中的除最低有效位元周期之外的至少一個第i位元周期，比較器將正輸入端與負輸入端的電壓進行比較并輸出第一輸出信號，邏輯電路根據(jù)第一輸出信號確定是否切換電容C1,i+1或電容C2,i+1的第二端，在切換之后，比較器將正輸入端與負輸入端的電壓進行比較并輸出第二輸出信號，以及邏輯電路根據(jù)第一輸出信號和第二輸出信號確定電容C1,i的第二端是否進行切換以及電容C2,i的第二端是否進行切換。本發(fā)明所提出的逐次求近緩存器模擬至數(shù)字轉換器及其操作方法，可容許較多的建立誤差。
【專利說明】逐次求近緩存器模擬至數(shù)字轉換器及其操作方法
【技術領域】
[0001]本發(fā)明是有關于一種模擬至數(shù)字轉換器(Analog to Digital Converter, ADC),特別是有關于逐次求近緩存器模擬至數(shù)字轉換器(Successive Approximation RegisterAnalog to Digital Converter, SAR ADC)。
【背景技術】
[0002]逐次求近緩存器模擬至數(shù)字轉換器(Successive Approximation RegisterAnalog to Digital Converter, SAR ADC)通過執(zhí)行二進制算法(binary algorithm)轉換模擬輸入信號為數(shù)字輸出信號，其中二進制算法進行二進制的位至位比較。對于典型的逐次求近緩存器模擬至數(shù)字轉換器，在單一迭代(iteration)中從最高有效位(mostsignificant bit,MSB)開始確定數(shù)字碼的每一位(代表模擬輸入信號的取樣)。為確定最高有效位(MSB)，最高有效位(MSB)被設置為特定(specific)邏輯值(例如，邏輯值I)并且跟隨(following)的位被設置為另一邏輯值(例如，邏輯值0)，以及結果數(shù)(resultingnumber)被轉換為中間(intermediate)模擬信號(通過使用包含于模擬至數(shù)字轉換器(ADC )中的數(shù)字至模擬轉換器(DAC))。若模擬信號的取樣的電壓比中間模擬信號的電壓低，則數(shù)字碼的最高有效位(MSB)的值確定為等于邏輯值O ;否則，數(shù)字碼的最高有效位(MSB)的值確定為邏輯值I。此方法持續(xù)直到確定數(shù)字碼的所有位為止。
[0003]一種類型的逐次求近緩存器模擬至數(shù)字轉換器使用冗余(redundant)比較周期以容許建立誤差(settling error),該冗余比較周期通過使用額外的電容完成。然而，在此種類型的逐次求近緩存器模擬至數(shù)字轉換器中，由于增加的輸入電容值導致功率消耗增加，以及由于有效輸入范圍(range)降低而惡化信噪比(signal-to-noise ratio, SNR)。另一種類型的逐次求近緩存器模擬至數(shù)字轉換器利用雙電容陣列(double capacitor array)數(shù)字至模擬轉換器(DACs)以容許建立誤差。此外，在此種類型的逐次求近緩存器模擬至數(shù)字轉換器中，使用不止一個比較器。于是，增加了功率消耗并且逐次求近緩存器模擬至數(shù)字轉換器要求更大面積。因此，不增加功率消耗及/或不降低效率的情況下改善建立誤差容許是對于逐次求近緩存器模擬至數(shù)字轉換器的發(fā)展的重要主題。

【發(fā)明內容】

[0004]有鑒于此，本發(fā)明提出一種逐次求近緩存器模擬至數(shù)字轉換器及其操作方法。
[0005]依據(jù)本發(fā)明一實施方式，提供一種逐次求近緩存器模擬至數(shù)字轉換器，轉換模擬輸入信號為數(shù)字輸出信號，該數(shù)字輸出信號具有從最高有效位至最低有效位計算的N個位元，該逐次求近緩存器模擬至數(shù)字轉換器包括:比較器、第一電容式數(shù)字至模擬轉換器、第二電容式數(shù)字至模擬轉換器以及邏輯電路。比較器包括耦接于該模擬輸入信號的正分量的正輸入端和耦接于該模擬輸入信號的負分量的負輸入端；第一電容式數(shù)字至模擬轉換器包括N個電容C1, i?C1, N，其中電容C1, i?電容C1, η中的每一個電容具有連接于該正輸入端的第一端和可切換地連接于第一參考電壓或第二參考電壓的第二端，以及電容Cu連接于該正輸入端和該第一參考電壓之間；第二電容式數(shù)字至模擬轉換器包括N個電容Qu~C2，N,其中電容C2>1~電容C2^中的每一個電容具有連接于該比較器的該負輸入端的第一端和可切換地連接于該第一參考電壓或該第二參考電壓的第二端，以及電容C2，N連接于該負輸入端和該第一參考電壓之間；以及邏輯電路，連接于該比較器，其中，對于N個位元周期中的除最低有效位元周期之外的至少一個第i位元周期，該比較器將該正輸入端的電壓與該負輸入端的電壓進行比較并輸出第一輸出信號至該邏輯電路，該邏輯電路根據(jù)該第一輸出信號確定電容qi+1或電容C2，i+1的該第二端是否進行切換，在電容qi+1或電容C2，i+1的該第二端被切換之后，該比較器將該正輸入端的電壓與該負輸入端的電壓進行比較并輸出第二輸出信號至該邏輯電路，以及該邏輯電路根據(jù)該第一輸出信號和該第二輸出信號確定電容Cm的該第二端是否進行切換以及電容C。的該第二端是否進行切換。
[0006]依據(jù)本發(fā)明另一實施方式，提供一種逐次求近緩存器模擬至數(shù)字轉換器的操作方法，轉換模擬輸入信號為數(shù)字輸出信號，該數(shù)字輸出信號具有從最高有效位至最低有效位計算的N個位元，其中該逐次求近緩存器模擬至數(shù)字轉換器包括:比較器、第一電容式數(shù)字至模擬轉換器以及第二電容式數(shù)字至模擬轉換器。比較器包括耦接于該模擬輸入信號的正分量的正輸入端和耦接于該模擬輸入信號的負分量的負輸入端；第一電容式數(shù)字至模擬轉換器包括N個電容C1, i~C1;N，其中電容C1,1~電容Cw中的每一個電容具有連接于該正輸入端的第一端和可切換地連接于第一參考電壓或第二參考電壓的第二端，以及電容Qn連接于該正輸入端和該第一參考電壓之間；以及第二電容式數(shù)字至模擬轉換器包括N個電容C2jl~C2，N,其中電容Qu~C2^中的每一個電容具有連接于該比較器的該負輸入端的第一端和可切換地連接于該第一參考電壓或該第二參考電壓的第二端，以及電容C2，N連接于該負輸入端和該第一參考電壓之間；其中該逐次求近緩存器模擬至數(shù)字轉換器的操作方法包括:對于N個位元周期中的除最低有效位元周期之外的至少一個第i位元周期，將該正輸入端的電壓與該負輸入端的電壓進行比較并輸出第一輸出信號；根據(jù)該第一輸出信號確定電容ci;i+1或電容C2，i+1的該第二端是否進行切換；在電容Cu+1或電容c2，i+1的該第二端被切換之后，將該正輸入端的電壓與該負輸入端的電壓進行比較并輸出第二輸出信號；以及根據(jù)該第一輸出信號和該第二輸出信號確定電容ci;i的該第二端是否進行切換以及電容C2，i的該第二端是否進行切換。
[0007]本發(fā)明所提出的逐次求近緩存器模擬至數(shù)字轉換器及其操作方法，可容許較多的
建立誤差。
【專利附圖】

【附圖說明】
[0008]圖1為根據(jù)本發(fā)明實施方式的10位逐次求近緩存器模擬至數(shù)字轉換器的示意圖。
[0009]圖2為逐次求近緩存器模擬至數(shù)字轉換器的第一位元周期的切換機制的示意圖。
[0010]圖3為操作N位逐次求近緩存器模擬至數(shù)字轉換器的方法的流程圖。
【具體實施方式】
[0011]以下描述為本發(fā)明的較佳的實施方式。此較佳實施方式僅用于解釋本發(fā)明的基本原理，而并非以此作為本發(fā)明的限制。本發(fā)明的保護范圍應當通過參考權利要求的涵蓋范圍來界定。另外，以下說明可能在不同實施方式中重復參考數(shù)字及/或字母。這種重復是出于簡潔的目的而非用于指定不同實施方式的結構之間的關系。圖1為根據(jù)本發(fā)明實施方式的10位逐次求近緩存器模擬至數(shù)字轉換器10的示意圖。逐次求近緩存器模擬至數(shù)字轉換器10包括開關100,電容式數(shù)字至模擬轉換器(Capacitor Digital to AnalogConverter,以下簡稱為CDAC) 110，電容式數(shù)字至模擬轉換器120，比較器130和逐次求近緩存器(Successive Approximation Register,以下簡稱為SAR)邏輯140,其中逐次求近緩存器邏輯140在圖1中用“SAR邏輯”表示。逐次求近緩存器模擬至數(shù)字轉換器10將模擬輸入信號轉換為具有10位的數(shù)字輸出信號。電壓Vip和電壓Vin為逐次求近緩存器模擬至數(shù)字轉換器10的差動輸入信號。電壓Vip通過電容式數(shù)字至模擬轉換器110連接至比較器130的正輸入端。電壓Vin通過電容式數(shù)字至模擬轉換器120連接至比較器130的負輸入端。B1, B2-B10為逐次求近緩存器模擬至數(shù)字轉換器10的二進制輸出，即由模擬輸入信號轉換而成的數(shù)字輸出信號。開關100在某個時間被導通以取樣電壓至電容式數(shù)字至模擬轉換器110和電容式數(shù)字至模擬轉換器120，開關100可以為通過時鐘信號CLK同步的自舉開關(bootstrapped switch)。對于每一個位元周期，比較器130比較差動輸入信號然后輸出比較結果至逐次求近緩存器邏輯140。根據(jù)每一個位元周期的比較結果，逐次求近緩存器邏輯140輸出二進制輸出B1?Bltl以及控制信號P1?P9和控制信號N1?N9 (將在下文中詳述)。電容式數(shù)字至模擬轉換器110包括電容CP1-CPici和開關SP1NSP9t5電容CPiQ=I?9)的第一端連接至比較器130的正輸入端，而電容CPi的第二端通過對應的開關SPi被切換于參考電壓VMf和接地電壓之間。開關SPi由控制信號PiQ=I?9)控制。電容CPltl耦接于參考電壓Vref和比較器130的正輸入端之間。相似地，電容式數(shù)字至模擬轉換器120包括電容CN1?電容CNltl和開關SN1?開關SN9。電容CNiQ=I?9)的第一端連接至比較器130的負輸入端，而電容CNi的第二端通過對應的開關SNi被切換于參考電壓VMf和接地電壓之間。開關SNi由控制信號NiQ=I?9)控制。電容CNltl耦接于參考電壓VMf和比較器130的負輸入端之間。對于i=l?8，電容CPi的電容值為電容CPi+1的電容值的兩倍。電容CP9的電容值等于電容CPltl的電容值。對于j=l?10，電容的電容值等于電容CPj的電容值。電容CP1和電容CN1對應于最高有效位(MSB)B1,以及電容CPltl和電容CNltl對應于最低有效位(Least Significant Bit,LSB)B1(I。在理想的逐次求近緩存器模擬至數(shù)字轉換器中，參考電壓等于電壓Vip -電壓Vin的最大容許電壓差。逐次求近緩存器模擬至數(shù)字轉換器10的機制(mechanism)描述如下。
[0012]對于第一位元周期(即MSB周期):
[0013]步驟1:比較器130首先比較電壓Vip和電壓Vin并輸出比較結果bPl至逐次求近緩存器邏輯140。舉例來說，若電壓Vip大于電壓Vin，則比較結果bPl為邏輯I (高電壓電平)。
[0014]步驟2:根據(jù)比較結果bPl，逐次求近緩存器邏輯140通過控制信號P2或控制信號N2切換開關SP2或開關SN2。
[0015]步驟3:完成切換后，比較器130再次比較電壓Vip和電壓Vin并輸出比較結果bmi至逐次求近緩存器邏輯140。
[0016]步驟4:然后根據(jù)比較結果bPl和比較結果bmi，逐次求近緩存器邏輯140確定開關SP1是否將要切換以及開關SN1是否將要切換。第一二進制輸出B1通過比較結果bPl和比較結果Imi1確定。
[0017]對于第二位元周期至第九位元周期，重復第一位元周期中的步驟I?步驟4。對于最后的位元周期(即LSB周期)，即，對于本實施方式中的第十位元周期，比較器130直接比較電壓Vip和電壓Vin以獲得比較結果b1(l。通過比較結果b1(l確定最后的二進制輸出B1(l。逐次求近緩存器模擬至數(shù)字轉換器10可以進一步包括19位元至10位元的編碼器(圖未示)O
[0018]如此一來，逐次求近緩存器模擬至數(shù)字轉換器10的數(shù)字輸出％為:
[0019]D0 =X|i=i(bPi + birii)^10 1 1 +b10，
[0020]其中21°+1 為位加權(weight), (bpi+bn^)為 bpi 和 IDmi 的組合。 [0021]圖2為逐次求近緩存器模擬至數(shù)字轉換器10的第一位元周期的切換機制的示意圖。在第一位元周期的步驟I中，比較器130比較電壓Vip和電壓Vin并輸出比較結果bPl。若電壓vip>電壓Vin ( 即，若電壓Vip —電壓Vin>0)，則比較結果bPl為邏輯I，以及在步驟2中通過控制信號P2切換開關SP2。若電壓Vip〈電壓Vin(即，若電壓Vip —電壓Vin〈0)，則比較結果bPl為邏輯0，以及在步驟2中通過控制信號N2切換開關SN2。然后在步驟3中，若比較結果bPi為邏輯I,在開關SP2被切換之后，步驟3中的比較相當(equivalent)于確定(電壓Vip —電壓Vin)是否大于(1/4) X參考電壓Vref。若(電壓Vip —電壓Vin) > (1/4) X參考電壓Vref，則比較結果bmi為邏輯I。若(電壓Vip —電壓Vin) < (1/4) X參考電壓Vref,則比較結果bmi為邏輯O。若比較結果bPl為邏輯0，在開關SN2被切換之后，步驟3中的比較相當于確定(電壓Vip —電壓Vin)是否大于(-1/4) X參考電壓VMf。若(電壓Vip —電壓Vin) > (-1/4) X參考電壓Vref，則比較結果一為邏輯I。若(電壓Vip —電壓Vin) < (-1/4) X參考電壓，則比較結果Imi1為邏輯O。在步驟4中，根據(jù)比較結果bPl和比較結果Imi1確定開關SP1是否將要被切換以及開關SN1是否將要被切換。若(bPl，biV為(1，I)，則僅切換開關SP115若O^bm1)為(0，O)，則僅切換開關SN115若O^bm1)為(1，0)或(0，1)，不切換開關。第二位元周期至第九位元周期的每一個位元周期的切換機制相似于開關第一位元周期的切換機制(mechanism),因此不再復述。
[0022]圖3為操作N位逐次求近緩存器模擬至數(shù)字轉換器的方法的流程圖。N位逐次求近緩存器模擬至數(shù)字轉換器轉換模擬輸入信號為N位數(shù)字輸出信號，該數(shù)字輸出信號具有從最高有效位計算至最低有效位的N位元。與圖1中的10位逐次求近緩存器模擬至數(shù)字轉換器10相似，N位逐次求近緩存器模擬至數(shù)字轉換器包括開關電路，第一電容式數(shù)字至模擬轉換器，第二電容式數(shù)字至模擬轉換器，比較器和逐次求近緩存器邏輯。逐次求近緩存器邏輯連接于比較器。電壓Vip和電壓Vin為逐次求近緩存器模擬至數(shù)字轉換器的差動輸入信號，其中電壓Vip為模擬輸入信號的正分量，電壓Vin為模擬輸入信號的負分量。開關電路包括耦接于模擬輸入信號的正分量(即電壓Vip)和比較器的正輸入端之間的第一開關以及耦接于模擬輸入信號的負分量(即電壓Vin)和比較器的負輸入端之間的第二開關。電壓Vip通過第一電容式數(shù)字至模擬轉換器連接至比較器的正輸入端。電壓Vin通過第二電容式數(shù)字至模擬轉換器連接至比較器的負輸入端。第一電容式數(shù)字至模擬轉換器包括電容CP1~電容CPn和開關SP1~開關SPN_lt)電容CPiQ=I~N-1)的第一端連接至比較器的正輸入端，而電容CPi的第二端通過對應的開關SPi被切換于參考電壓Vref和接地電壓之間。開關SPi由控制信號PiQ=I~N-1)控制。電容CPn-接于參考電壓Vref和比較器的正輸入端之間。相似地，第二電容式數(shù)字至模擬轉換器包括電容CN1~電容CNn和開關SN1~開關SNim。電容CNi (i=l~N-1)的第一端連接至比較器的負輸入端，而電容CNi的第二端通過對應的開關SNi被切換于參考電壓V,ef和接地電壓之間。通過控制信號NiQ=I~N-1)控制開關SNitl電容CNn耦接于參考電壓VMf和比較器的負輸入端之間。對于i=l~N-2，電容CPi的電容值為電容CPi+1的電容值的兩倍。電容CPim的電容值等于電容CPn的電容值。對于j=l~N,電容的電容值等于電容CP^的電容值。電容CP1和電容CN1對應于最高有效位(MSB)，以及電容CPn和電容CNn對應于最低有效位(LSB)。對于N個位元周期中的除最低有效位元周期之外的至少一個第i位元周期，比較器將正輸入端的電壓與負輸入端的電壓進行比較并輸出第一輸出信號(即比較結果bPi)至逐次求近緩存器邏輯，逐次求近緩存器邏輯根據(jù)第一輸出信號(即比較結果bPi)確定電容CPi+1或電容CNi+1的第二端是否進行切換，在電容CPi+1或電容CNi+1的第二端被切換之后，比較器將正輸入端的電壓與負輸入端的電壓進行比較并輸出第二輸出信號(即比較結果bnO至逐次求近緩存器邏輯，以及逐次求近緩存器邏輯根據(jù)第一輸出信號(即比較結果bPi)和第二輸出信號(即比較結果bnO確定電容CPi的第二端是否進行切換以及電容CNi的第二端是否進行切換。在理想的逐次求近緩存器模擬至數(shù)字轉換器中，參考電壓等于電壓Vip -電壓Vin的最大容許電壓差。 [0023]在步驟S200中，確定i是否小于N。若i小于N，則該方法轉至步驟S210。在步驟S210中，比較器比較電壓Vip和電壓Vin并輸出比較結果bPi至逐次求近緩存器邏輯。舉例來說，若電壓Vip大于電壓Vin，則比較結果bPi為邏輯I (高電壓電平)。在步驟S220中，根據(jù)比較結果bPi，逐次求近緩存器邏輯通過控制信號Pi+1或控制信號Ni+1切換開關SPi+1或開關SNi+1。若比較結果bPi為邏輯1，則切換開關SPi+1。若比較結果bPi為邏輯0，則切換開關SNi+1。在步驟S230中，比較器再次比較電壓Vip和電壓Vin并輸出比較結果吔至逐次求近緩存器邏輯。在步驟S240中，根據(jù)比較結果bPi和比較結果btv逐次求近緩存器邏輯確定開關SPi是否將要切換以及開關SNi是否將要切換。因此，根據(jù)比較結果bPi和比較結果bmi確定數(shù)字輸出信號的第i個位元。在步驟S250中，i=i+l。當i=2~N-1時，重復步驟S210 ~S250。
[0024]以i=l為例。在步驟S210中，比較器比較電壓Vip和電壓Vin并輸出比較結果bpi至逐次求近緩存器邏輯。若電壓vip>電壓Vin(即，若電壓Vip—電壓Vin>0)，則比較結果bPl為邏輯I。若電壓vip〈電壓Vin(即，若電壓Vip—電壓Vin〈0)，則比較結果bPl為邏輯O。然后在步驟S220中，根據(jù)比較結果bPl，逐次求近緩存器邏輯切換開關SP2或開關SN2。若電壓Vip —電壓Vin>0，則切換開關SP2。若電壓Vip —電壓Vin〈0，則切換開關SN2。在步驟S230中，若比較結果bPl為邏輯I，在開關SP2被切換之后，電壓Vip和電壓Vin之間的比較相當于確定(電壓Vip —電壓Vin)是否大于(1/4) X參考電壓Vref。若(電壓Vip —電壓Vin) > (1/4) X參考電壓Vref，則比較結果bmi為邏輯I。若(電壓Vip —電壓Vin) < (1/4) X參考電壓Vref,則比較結果bmi為邏輯O。在步驟S230中，若比較結果bPl為邏輯0，在開關SN2被切換之后，電壓Vip和電壓Vin之間的比較相當于確定(電壓Vip—電壓Vin)是否大于(_1/4)X參考電壓。若(電壓Vip -電壓Vin) > (-1/4) X參考電壓VMf，則比較結果Imi1為邏輯I。若(電壓Vip—電壓Vin)〈(-1/4) X參考電壓VMf，則比較結果bmi為邏輯O。然后在步驟S240中，根據(jù)比較結果bPl和比較結果bmi確定開關SP1是否將要被切換以及開關SN1是否將要被切換。若(bPl，bmi)為(1，I)，則僅切換開關SP115若(bPl，bmi)為(0，O)，則僅切換開關SN10若(bPl，bmi)為(1,0)或(O, I)，則不切換開關。
[0025]在步驟S250之后，該方法返回步驟S200。當i=2~N-1時，重復步驟S210~S250。在步驟S200中，若i不小于N，舉例來說，當i=N時，該方法轉指步驟S260。在步驟S260中，比較器直接比較電壓Vip和電壓Vin以獲得比較結果bN。在步驟S270中，根據(jù)比較結果bPi?比較結果bpN_1;比較結果Imi1?比較結果bmN_i和比較結果bN(即比較器的輸出信號)，逐次求近緩存器邏輯輸出數(shù)字輸出％，其中數(shù)字輸出％為:
[0026]D0 = [=_l(bp, +bmJjN-1-1 +bN，
[0027]其中2N_h為位加權，(bPi+bnii)為bpi和IDmi的組合。
[0028]上述的逐次求近緩存器模擬至數(shù)字轉換器可以進一步包括(2XN-1)位元至N位元編碼器，該譯碼器接收比較結果bPl?比較結果bpN_i，比較結果Imi1?比較結果bmH和比較結果bN并輸出數(shù)字輸出Dy
[0029]需要注意的是，盡管圖3描述的方法的步驟S210?步驟S240的切換機制應用于第一位元周期和第二位元周期至第N-1 (N-1th)位元周期，然而本發(fā)明并不限于此。舉例來說，本發(fā)明的方法可將可步驟S210?步驟S240的切換機制僅應用至第一位元周期、第二位元周期和第三位元周期。其他位元周期可以使用現(xiàn)有的切換機制。即可以應用本發(fā)明的切換機制于至少一個位元周期。
[0030]上述的切換機制使用二次比較和二次切換判斷(determination)以容許建立誤差(settling error)而不需要引入額外的(additional)模擬組件(elements)(例如額外的比較器)。根據(jù)本發(fā)明的逐次求近緩存器模擬至數(shù)字轉換器的仿真結果可知，相較于現(xiàn)有技術中的逐次求近緩存器模擬至數(shù)字轉換器，本發(fā)明的逐次求近緩存器模擬至數(shù)字轉換器具有較佳的信號噪聲失真比(signal-to-noise-and distortion ratio, SNDR)和積分非線性(integral nonlinearity, INL)性能。此外,本發(fā)明的逐次求近緩存器模擬至數(shù)字轉換器使用更少的平均切換能量(energy)。舉例來說，在10位的仿真中，現(xiàn)有的逐次求近緩存器模擬至數(shù)字轉換器的平均能量為1363 (CXVref2),而使用冗余(redundant)比較周期的逐次求近緩存器模擬至數(shù)字轉換器的平均能量為380 (CX Vref2)，以及根據(jù)上述實施方式的逐次求近緩存器模擬至數(shù)字轉換器的平均能量為335(CXVref2)。因此，與現(xiàn)有技術相比，在不降低SNDR和INL性能和不增加功率消耗的情況下，本發(fā)明的逐次求近緩存器模擬至數(shù)字轉換器可以容許更多的建立誤差。
[0031]本發(fā)明揭示的系統(tǒng)和方法及其實施方式的特定型態(tài)或組成部分，可以采取包含于媒體(例如，軟盤(floppy diskettes),⑶-ROMS,硬盤,固件,或其他非瞬時機器可讀儲存介質)中的程序代碼(即，指令)的形式，其中，當程序代碼由機器(例如，計算器)加載并執(zhí)行時，該機器變?yōu)閷崿F(xiàn)本發(fā)明實施方式的裝置。本發(fā)明揭示的方法和裝置也可以由程序代碼的形式來實現(xiàn)，該程序代碼可以通過一些傳輸媒體傳輸(例如，電線或電纜、光纖、或任意其它傳輸形式)，其中，當程序代碼由機器(例如，計算器)接收、加載和執(zhí)行時，該機器成為用于實現(xiàn)本發(fā)明的實施方式的裝置和本發(fā)明的實施方式。當在通用處理器中實現(xiàn)時，程序代碼與處理器結合以提供操作類似(analogously)于特定邏輯電路的獨特裝置。
[0032]雖然本發(fā)明以較佳實施方式揭露如上，然而此較佳實施方式并非用以限定本發(fā)明，本領域技術人員不脫離本發(fā)明的精神和范圍內，凡依本發(fā)明申請專利范圍所做的均等變化與修飾，都應屬本發(fā)明的涵蓋范圍。
【權利要求】
1.一種逐次求近緩存器模擬至數(shù)字轉換器，其特征在于，轉換模擬輸入信號為數(shù)字輸出信號，該數(shù)字輸出信號具有從最高有效位計算至最低有效位的N個位元，該逐次求近緩存器模擬至數(shù)字轉換器包括: 比較器，包括耦接于該模擬輸入信號的正分量的正輸入端和耦接于該模擬輸入信號的負分量的負輸入端； 第一電容式數(shù)字至模擬轉換器，包括N個電容C1,i~C1;N，其中電容C1,1~電容C1^中的每一個電容具有連接于該正輸入端的第一端和可切換地連接于第一參考電壓或第二參考電壓的第二端，以及電容cliN連接于該正輸入端和該第一參考電壓之間； 第二電容式數(shù)字至模擬轉換器，包括N個電容C2，i~C2，N，其中電容C2，I~電容C2^中的每一個電容具有連接于該比較器的該負輸入端的第一端和可切換地連接于該第一參考電壓或該第二參考電壓的第二端，以及電容C2，N連接于該負輸入端和該第一參考電壓之間；以及 邏輯電路，連接于該比較器， 其中，對于N個位元周期中的除最低有效位元周期之外的至少一個第i位元周期，該比較器將該正輸入端的電壓與該負輸入端的電壓進行比較并輸出第一輸出信號至該邏輯電路，該邏輯電路根據(jù)該第一輸出信號確定電容Cu+1或電容c2，i+1的該第二端是否進行切換，在電容c1>i+1或電容c2，i+1的該第二端被切換之后,該比較器將該正輸入端的電壓與該負輸入端的電壓進行比較并輸出第二輸出信號至該邏輯電路，以及該邏輯電路根據(jù)該第一輸出信號和該第二輸出信 號確定電容Cu的該第二端是否進行切換以及電容C2ii的該第二端是否進行切換。
2.根據(jù)權利要求1所述的逐次求近緩存器模擬至數(shù)字轉換器，其特征在于，在所有該N個位元周期結束后，該邏輯電路根據(jù)所有該N個位元周期的該比較器的輸出信號，產生與該模擬輸入信號匹配的該數(shù)字輸出信號。
3.根據(jù)權利要求2所述的逐次求近緩存器模擬至數(shù)字轉換器，其特征在于，電容Cy的電容值為電容cli+1的電容值的兩倍，以及電容的電容值等于電容(^,的電容值，其中i=l ~N-2，j=l ~2。
4.根據(jù)權利要求1所述的逐次求近緩存器模擬至數(shù)字轉換器，其特征在于，進一步包括: 開關電路，包括稱接于該模擬輸入信號的該正分量和該正輸入端之間的第一開關，以及耦接于該模擬輸入信號的該負分量和該負輸入端之間的第二開關。
5.根據(jù)權利要求1所述的逐次求近緩存器模擬至數(shù)字轉換器，其特征在于，通過由該邏輯電路控制的開關，電容Cu~C1^和電容Cu~C2^的每一電容的該第二端被連接至該第一參考電壓或該第二參考電壓。
6.根據(jù)權利要求1所述的逐次求近緩存器模擬至數(shù)字轉換器，其特征在于，該第二參考電壓為接地電壓。
7.—種逐次求近緩存器模擬至數(shù)字轉換器的操作方法，其特征在于，轉換模擬輸入信號為數(shù)字輸出信號，該數(shù)字輸出信號具有從最高有效位至最低有效位計算的N個位元，其中該逐次求近緩存器模擬至數(shù)字轉換器包括: 比較器，包括耦接于該模擬輸入信號的正分量的正輸入端和耦接于該模擬輸入信號的負分量的負輸入端； 第一電容式數(shù)字至模擬轉換器，包括N個電容C1,i~C1;N，其中電容C1,1~電容C1^中的每一個電容具有連接于該正輸入端的第一端和可切換地連接于第一參考電壓或第二參考電壓的第二端，以及電容cliN連接于該正輸入端和該第一參考電壓之間；以及 第二電容式數(shù)字至模擬轉換器，包括N個電容c2，i~C2，N，其中電容C2，I~電容C2^中的每一個電容具有連接于該比較器的該負輸入端的第一端和可切換地連接于該第一參考電壓或該第二參考電壓的第二端，以及電容C2，N連接于該負輸入端和該第一參考電壓之間；其中該逐次求近緩存器模擬至數(shù)字轉換器的操作方法包括: 對于N個位元周期中的除最低 有效位元周期之外的至少一個第i位元周期: 將該正輸入端的電壓與該負輸入端的電壓進行比較并輸出第一輸出信號； 根據(jù)該第一輸出信號確定電容qi+1或電容c2，i+1的該第二端是否進行切換； 在電容c1>i+1或電容c2，i+1的該第二端被切換之后,將該正輸入端的電壓與該負輸入端的電壓進行比較并輸出第二輸出信號；以及 根據(jù)該第一輸出信號和該第二輸出信號確定電容Cu的該第二端是否進行切換以及電容C2ii的該第二端是否進行切換。
8.根據(jù)權利要求7所述的逐次求近緩存器模擬至數(shù)字轉換器的操作方法，其特征在于，進一步包括: 在所有該N個位元周期結束后，根據(jù)所有該N個位元周期的該比較器的輸出信號，產生與該模擬輸入信號匹配的該數(shù)字輸出信號。
9.根據(jù)權利要求8所述的逐次求近緩存器模擬至數(shù)字轉換器的操作方法，其特征在于，電容Cli的電容值為電容qi+1的電容值的兩倍，以及電容的電容值等于電容qN的電容值，其中i=l~N-2，j=i~2。
10.根據(jù)權利要求7所述的逐次求近緩存器模擬至數(shù)字轉換器的操作方法，其特征在于，該第二參考電壓為接地電壓。
【文檔編號】H03M1/46GK103684466SQ201310365801
【公開日】2014年3月26日 申請日期:2013年8月21日 優(yōu)先權日:2012年9月7日
【發(fā)明者】鐘勇輝, 吳孟軒 申請人:聯(lián)發(fā)科技股份有限公司