技術特征：
1.一種開關裝置，應用于CMOS器件中，其特征在于，包括：第一級開關，所述第一級開關的輸入端接入一輸入信號；與所述第一級開關連接的第二級開關，所述第二級開關包括傳輸管和與所述傳輸管連接的雙開關結構，所述雙開關結構用于控制所述傳輸管導通或者截止，所述輸入信號由導通的傳輸管傳輸或者由截止的傳輸管隔離；與所述第二級開關連接的第三級開關，所述第三級開關將接收到的由導通的傳輸管傳輸的所述輸入信號輸出；分別與所述第一級開關、所述第二級開關和所述第三級開關連接的CLK/CLKB時鐘，所述CLK/CLKB時鐘用于傳輸CLK時鐘信號和CLKB時鐘信號；所述傳輸管包括并聯的第三晶體管M3和第四晶體管M4，所述第三晶體管M3的漏極和所述第四晶體管M4的源極相連作為所述第二級開關的輸入端，所述第三晶體管M3的源極和所述第四晶體管M4的漏極相連作為所述第二級開關的輸出端；所述雙開關結構包括與所述第三晶體管M3連接的第五晶體管M5、第十晶體管M10，與所述第四晶體管M4連接的第六晶體管M6、第十一晶體管M11；所述第五晶體管M5的漏極連接所述第三晶體管M3的漏極，所述第五晶體管M5的源極和所述第十晶體管M10的漏極均連接所述第三晶體管M3的柵極，所述第五晶體管M5的柵極和所述第十晶體管M10的柵極、源極均連接所述CLK/CLKB時鐘；所述第六晶體管M6的漏極連接所述第四晶體管M4的漏極，所述第六晶體管M6的源極和所述第十一晶體管M11的漏極均連接所述第四晶體管M4的柵極，所述第六晶體管M6的柵極和所述第十一晶體管M11的柵極、源極均連接所述CLK/CLKB時鐘；在所述CLK/CLKB時鐘傳輸的CLK時鐘信號為高電平、CLKB時鐘信號為低電平時，所述第十晶體管M10和所述第十一晶體管M11均導通，所述第五晶體管M5和所述第六晶體管M6均截止，所述第三晶體管M3和所述第四晶體管M4均導通，所述輸入信號由導通的第三晶體管M3和第四晶體管M4傳輸；在所述CLK/CLKB時鐘傳輸的CLK時鐘信號為低電平、CLKB時鐘信號為高電平時，所述第十晶體管M10和所述第十一晶體管M11均截止，所述第五晶體管M5和所述第六晶體管M6均導通，所述第三晶體管M3和所述第四晶體管M4均截止，所述輸入信號由截止的第三晶體管M3和第四晶體管M4隔離。2.如權利要求1所述的開關裝置，其特征在于，所述第一級開關包括并聯的第一晶體管M1和第二晶體管M2，所述第一晶體管M1和所述第二晶體管M2的漏極相連作為所述第一級開關的輸入端，所述第一晶體管M1和所述第二晶體管M2的源極相連作為所述第一級開關的輸出端，所述第一晶體管M1和所述第二晶體管M2的柵極均連接所述CLK/CLKB時鐘。3.如權利要求2所述的開關裝置，其特征在于，所述第一晶體管M1采用工作電壓為2.5V的PMOS管，所述第二晶體管M2采用 工作電壓為2.5V的NMOS管，所述第一晶體管M1和所述第二晶體管M2并聯形成用于靜電保護所述CMOS器件內部器件的靜電阻抗器ESD。4.如權利要求1所述的開關裝置，其特征在于，所述第三晶體管M3、第六晶體管M6和第十晶體管M10均為PMOS管，所述第四晶體管M4、第五晶體管M5和第十一晶體管M11均為NMOS管。5.如權利要求1所述的開關裝置，其特征在于，所述第三級開關包括并聯的第七晶體管M7和第八晶體管M8，所述第七晶體管M7和所述第八晶體管M8的源極相連作為所述第三級開關的輸入端，所述第七晶體管M7和所述第八晶體管M8的漏極相連作為所述第三級開關的輸出端，所述第七晶體管M7和所述第八晶體管M8的柵極均連接所述CLK/CLKB時鐘。6.如權利要求5所述的開關裝置，其特征在于，所述第七晶體管M7為PMOS管，所述第八晶體管M8為NMOS管。7.如權利要求1所述的開關裝置，其特征在于，還包括設置于所述第二級開關和所述第三級開關之間的用于去除級間噪聲的濾噪器。8.如權利要求7所述的開關裝置，其特征在于，所述濾噪器包括第九晶體管M9，所述第九晶體管M9的漏極連接在所述第二級開關和所述第三級開關之間，所述第九晶體管M9的源極接地，所述第九晶體管M9的柵極連接所述CLK/CLKB時鐘。9.如權利要求8所述的開關裝置，其特征在于，所述第九晶體 管M9為NMOS晶體管。10.一種多通道耦合選擇器，其特征在于，包括N個信號選擇通道，其中，N為自然數；所述信號選擇通道包括：一與門；與所述與門的輸出端連接的反相器和如權利要求1-9任意一項所述的開關裝置；其中，所述與門的輸出端分兩路，一路連接所述開關裝置的CLK/CLKB時鐘，用于控制CLK時鐘信號，另一路連接反相器后連接所述開關裝置的CLK/CLKB時鐘，用于控制CLKB時鐘信號。