流水線模數轉換器的制造方法
【專利摘要】本發明公開了一種流水線模數轉換器，包括：第一至第四級流水線，第一級流水線用于對模擬輸入信號進行采樣保持并轉換為第一級3位流水線輸出數據，并且根據第一級3位流水線輸出數據生成余量電壓，以及第二至第四級流水線根據上一級的余量電壓依次輸出第二級至第四級3位流水線輸出數據和生成對應的余量電壓；全并行子模數轉換器，用于根據第四級的余量電壓輸出4位輸出數據；時鐘對齊與數字校正電路，用于根據每級3位流水線輸出數據和4位輸出數據進行時鐘對齊與數字校正，實現12位數字輸出。本發明實施例的模數轉換器提高了轉換精度，減小了轉換時間，同時兼顧速度、精度、功耗、面積要求，結構簡單，更好地滿足用戶的使用要求。
【專利說明】流水線模數轉換器

【技術領域】
[0001] 本發明設及集成電路【技術領域】，特別設及一種流水線模數轉換器。

【背景技術】
[0002] 在目前的混合信號系統中，模數轉換器的性能往往是限制整個系統性能的瓶頸， 高性能的模數轉換器在通信基站、雷達、寬帶無線等方面有著廣泛的應用。由于在速度和精 度方面有著非常好的平衡，流水線模數轉換器在高速高精度應用環境下成為首選。
[0003] 相關技術中，傳統流水線模數轉換器的基本思想是把電路分為N級，每級轉換處 理完當前數據后輸出給下一級處理，同時本級開始處理下一個數據，所有流水線級的輸出 合在一起成為最終的輸出。舉例而言，如圖1所示，模擬輸入信號首先進入前端采樣保持放 大電路N0,模擬輸入信號變為采樣信號，第一級流水線N1處理某一個時刻的采樣信號時其 模擬輸入信號保持恒定。其中，在每一級流水線中，信號先經過子模數轉換器如子模數轉換 器a換為一定比特的數字輸出，然后再將數字輸出通過子數模轉換器如子數模轉換器b轉 換為模擬信號，本級的輸入信號減去子數模轉換器的輸出，得到的余差經過放大后進入下 一級流水線。
[0004] 然而，傳統流水線模數轉換器中，前端采樣保持放大電路消耗了大量的面積和功 耗，同時也會引入失真。另外，在高速高精度的情況下，前端采樣保持放大電路里面的運算 放大器指標變得非常苛刻，運算放大器設計難度大，無法很好地滿足用戶的使用要求，有待 改進。


【發明內容】

[0005] 本發明旨在至少在一定程度上解決上述相關技術中的技術問題之一。
[0006] 為此，本發明的目的在于提出一種不但結構簡單，而且能夠提高轉換精度的流水 線模數轉換器。
[0007] 為達到上述目的，本發明實施例提出了一種流水線模數轉換器，包括：第一至第四 級流水線，所述第一至第四級流水線依次相連，第一級流水線用于對模擬輸入信號進行采 樣保持并轉換為第一級3位流水線輸出數據，并且根據所述第一級3位流水線輸出數據生 成余量電壓，W及第二至第四級流水線根據上一級的余量電壓依次輸出第二級至第四級3 位流水線輸出數據和生成對應的余量電壓；全并行子模數轉換器，所述全并行子模數轉換 器與第四級流水線相連，用于根據第四級流水線的余量電壓輸出4位輸出數據；W及時鐘 對齊與數字校正電路，所述時鐘對齊與數字校正電路分別與所述第一至第四級流水線和所 述全并行子模數轉換器相連，用于根據每級3位流水線輸出數據和4位輸出數據進行時鐘 對齊與數字校正，實現12位數字輸出。
[000引根據本發明實施例提出的流水線模數轉換器，通過第一至第四級流水線與全并行 子模數轉換器依次相連，每級流水線得到3位流水線數字輸出數據，和最后一級輸出的4 位輸出數據一起通過時鐘對齊與數字校正電路進行時鐘對齊與數字校正處理，實現最后的 12位數字輸出，提高轉換精度，減小轉換時間，同時兼顧速度、精度、功耗、面積要求，結構簡 單，更好地滿足用戶的使用要求。
[0009] 另外，根據本發明上述實施例的流水線模數轉換器還可W具有如下附加的技術特 征：
[0010] 在本發明的一個實施例中，每級流水線均包括；子模數轉換器，用于根據所述模擬 輸入信號或所述上一級余量電壓生成所述每級3位流水線輸出數據；數字控制單元，用于 輸出所述每級3位流水線輸出數據，并根據所述每級3位流水線輸出數據通過時序觸發控 制生成開關控制信號；余量增益單元，用于根據所述模擬輸入信號和所述開關控制信號生 成所述對應的余量電壓。
[0011] 進一步地，在本發明的一個實施例中，所述子模數轉換器包括；多個輸入開關；采 樣網絡，用于對所述模擬輸入信號或上一級余量電壓進行采樣，并輸出所述模擬輸入信號 或上一級余量電壓的采樣值，其中，所述采樣網絡包括多個采樣電容，所述多個采樣電容與 所述多個輸入開關一一對應相連；比較器陣列，所述比較器整列與所述采樣網絡相連，用于 根據所述采樣值輸出所述每級3位流水線輸出數據，其中，所述比較器陣列包括多個比較 器。
[0012] 進一步地，在本發明的一個實施例中，第二級流水線與所述第四級流水線的數字 控制單元由所述時序的時鐘相口W控制，所述第一級流水線與第=級流水線的數字控制單 元由所述時序的時鐘相Ad控制。
[001引進一步地，在本發明的一個實施例中，所述時鐘相拖上升沿比采樣相巧上升沿提 前一個數字控制單元的延時，下降沿與所述采樣相巧下降沿同時；所述時鐘相扔上升沿比 放大相&上升沿提前一個數字控制單元的延時，下降沿與所述放大相口2下降沿同時。
[0014] 進一步地，在本發明的一個實施例中，所述模擬輸入信號到達所述第一級流水線 的子模數轉換器和余量增益單元各自的采樣電容的延時相同。
[0015] 優選地，在本發明的一個實施例中，所述第一級流水線的多個輸入開關為改進的 柵壓自舉開關。
[0016] 本發明附加的方面和優點將在下面的描述中部分給出，部分將從下面的描述中變 得明顯，或通過本發明的實踐了解到。

【專利附圖】

【附圖說明】
[0017] 本發明的上述和/或附加的方面和優點從結合下面附圖對實施例的描述中將變 得明顯和容易理解，其中：
[0018] 圖1為傳統流水線模數轉換器的結構示意圖；
[0019] 圖2為傳統流水線模數轉換器內流水線級的結構示意圖；
[0020] 圖3為傳統流水線模數轉換器的工作時序示意圖；
[0021] 圖4為根據本發明一個實施例的流水線模數轉換器的結構和其工作時序示意圖；
[0022] 圖5為根據本發明一個實施例的流水線模數轉換器第一級和第=級流水線的結 構示意圖；
[0023] 圖6為根據本發明一個實施例的流水線模數轉換器第二級和第四級流水線的結 構示意圖；
[0024] 圖7為根據本發明一個具體實施例的流水線模數轉換器的工作時序示意圖；
[0025] 圖8為根據本發明一個實施例的工作時序產生電路的結構示意圖擬及
[0026] 圖9為根據本發明一個實施例的改進的柵壓自舉開關的結構示意圖。

【具體實施方式】
[0027] 下面詳細描述本發明的實施例，所述實施例的示例在附圖中示出，其中自始至終 相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附 圖描述的實施例是示例性的，旨在用于解釋本發明，而不能理解為對本發明的限制。
[002引此外，術語"第一"、"第二"僅用于描述目的，而不能理解為指示或暗示相對重要性 或者隱含指明所指示的技術特征的數量。由此，限定有"第一"、"第二"的特征可W明示或 者隱含地包括一個或者更多個該特征。在本發明的描述中，"多個"的含義是兩個或兩個W 上，除非另有明確具體的限定。
[0029] 在本發明中，除非另有明確的規定和限定，術語"安裝"、"相連"、"連接"、"固定"等 術語應做廣義理解，例如，可W是固定連接，也可W是可拆卸連接，或一體地連接；可W是機 械連接，也可W是電連接；可W是直接相連，也可W通過中間媒介間接相連，可W是兩個元 件內部的連通。對于本領域的普通技術人員而言，可W根據具體情況理解上述術語在本發 明中的具體含義。
[0030] 在本發明中，除非另有明確的規定和限定，第一特征在第二特征之"上"或之"下" 可W包括第一和第二特征直接接觸，也可W包括第一和第二特征不是直接接觸而是通過它 們之間的另外的特征接觸。而且，第一特征在第二特征"之上"、"上方"和"上面"包括第一 特征在第二特征正上方和斜上方，或僅僅表示第一特征水平高度高于第二特征。第一特征 在第二特征"之下"、"下方"和"下面"包括第一特征在第二特征正上方和斜上方，或僅僅表 示第一特征水平高度小于第二特征。
[0031] 下面在描述根據本發明實施例提出的流水線模數轉換器之前，再來簡單描述一下 傳統流水線模數轉換器的工作時序。
[0032] 參照圖2所示，圖2為傳統流水線模數轉換器內流水線級的結構示意圖，其工作在 如圖3所示的兩相不交疊時鐘下。其中，巧為奇數級流水線的采樣相時鐘，同時也是偶數級 流水線的放大相時鐘；巧為偶數級流水線的采樣相時鐘，同時也是奇數級流水線的放大相 時鐘。W第一級流水線N1為例，比較器陣列中比較器3、4由從下降沿觸發，數字控制單元 2由巧上升沿觸發。開關9、13、15由0控制，開關12由從控制，開關8、14、16由巧控制， 開關5、6由控制。在采樣相0為高時，采樣電容10、17、18負極板均接到輸入信號。當 06下降沿到來后，開關12斷開，采樣電容10進行采樣。約6比0提前關斷，W消除開關9電 荷注入對采樣的影響（口2P比巧提前關斷，同樣消除開關電荷注入的影響）。在做下降沿 的同時，比較器3、4開始進行比較，輸出數字碼。巧上升沿到來時，數字控制單元2開始工 作，根據比較器陣列的輸出來決定開關陣列11所接的參考電壓，進而決定余量增益單元中 采樣電容10負極板的電壓，同時開關8閉合，當采樣電容10負極板電壓達到穩定后，輸出 余量電壓開始建立。
[003引然而，由于數字控制單元2的輸入到輸出有延時（A td)，在A上升沿到來后，需要 經過一段時間余量電壓才能開始向正確的方向建立，也就是說，數字控制單元的延時占用 了可W用來建立的時間，影響了電路的速度和建立精度。在較低速度的模數轉換器中，時 鐘周期長，數字控制單元延時占用的時間比例相對較小，對輸出余量電壓建立的影響很小， 該也正是文獻[Wang X, Yang C,化ao X,et al. A 12-bit, 270MS/s pipelined ADC with SHA-eliminating front end. Circuits and Systems(ISCAS), 2012 IEEE International Symposium on. IE邸，2012:798-801]等沒有考慮數字控制單元延時的原因，而在高速模數 轉換器中，時鐘周期很短，數字控制單元延時占用的時間比例變得非常大，不容忽視。對于 同一個運算放大器，其可用的建立時間越短，建立結果精度越差。
[0034] 因此，在傳統流水線模數轉換器中，不但前端采樣保持放大電路消耗了大量的面 積和功耗，同時也會引入失真。另外，在高速高精度的情況下，前端采樣保持放大電路里面 的運算放大器指標變得非常苛刻，運算放大器設計難度大，無法很好地滿足用戶的使用要 求，有待改進，而且傳統流水線模數轉換器的控制時序必然導致建立精度下降。
[0035] 本發明正是基于上述問題，而提出了一種流水線模數轉換器。
[0036] 下面參照附圖描述根據本發明實施例提出的流水線模數轉換器。參照圖4所示， 該流水線模數轉換器包括；數字校正電路20、第一至第四級流水線（如圖中所示第一級流 水線21、第二級流水線22、第=級流水線23和第四級流水線24)與全并行子模數轉換器 25。
[0037] 其中，第一至第四級流水線依次相連，第一級流水線21用于對模擬輸入信號進行 采樣保持并轉換為第一級3位流水線輸出數據，并且根據第一級3位流水線輸出數據生成 余量電壓，W及第二至第四級流水線根據上一級的余量電壓依次輸出第二級至第四級3位 流水線輸出數據和生成對應的余量電壓。全并行子模數轉換器25與第四級流水線24相連， 全并行子模數轉換器25用于根據第四級流水線24的余量電壓輸出4位輸出數據。時鐘對 齊與數字校正電路20分別與第一至第四級流水線和全并行子模數轉換器25相連，時鐘對 齊與數字校正電路20用于根據每級3位流水線輸出數據和4位輸出數據進行時鐘對齊與 數字校正，實現12位數字輸出。
[003引具體地，在本發明的一個實施例中，本發明實施例無前端采樣保持放大電路，由第 一級流水線21、第二級流水線22、第=級流水線23、第四級流水線24,最后一級4位的全并 行子模數轉換器25及時鐘對齊與數字校正電路20組成。第一級流水線21與后面的第二 級流水線22、第=級流水線23、第四級流水線24, W及最后一級的全并行子模數轉換器25 依次相連。其中，第一級流水線21、第二級流水線22、第=級流水線23、第四級流水線24均 為3比特數字輸出即3位流水線輸出數據，各包含一位冗余，最后一級的全并行子模數轉換 器25輸出4比特數字碼即4位輸出數據。所有數字碼經過時鐘對齊與數字校正電路20處 理后得到12位有效數字輸出即12位量化輸出。
[0039] 進一步地，參照圖4所示，原始模擬輸入信號被第一級流水線21采樣保持并轉換 為3位數字輸出即3位流水線數字輸出數據和余量電壓，余量電壓按照流水線順序依次向 后面的流水線級傳遞，第二、=、四級流水線各產生3位數字輸出和余量電壓，最后一級為 全并行子模數轉換器25,其產生4位輸出即4位輸出數據。前面四級各自產生的3位數字 輸出中，有一位是冗余位，用來進行數字校正。產生的16位數據經過時鐘對齊與數字校正 電路20得到最終的12位數字輸出。
[0040] 進一步地，在本發明的一個實施例中，每級流水線均包括；子模數轉換器、數字控 制單元和余量增益單元。
[0041] 其中，子模數轉換器用于根據模擬輸入信號或上一級余量電壓生成每級3位流水 線輸出數據。數字控制單元用于輸出每級3位流水線輸出數據，并根據每級3位流水線輸 出數據通過時序觸發控制生成開關控制信號。余量增益單元用于根據模擬輸入信號和開關 控制信號生成對應的余量電壓。
[0042] 具體地，在本發明的一個實施例中，第一級流水線21、第二級流水線22、第S級流 水線23、第四級流水線24的結構相同，舉例而言，第一級流水線21由子模數轉換器、數字控 制單元和余量增益單元組成。其中，模擬輸入信號同時輸入到子模數轉換器和余量增益單 元，子模數轉換器完成本級模數轉換，數字控制單元將子模數轉換器輸出的數字信號轉換 為余量增益單元中采樣電容負極板在放大相所接參考電壓的開關控制信號，使余量增益單 元在放大相實現減法和放大功能。
[0043] 進一步地，在本發明的一個實施例中，子模數轉換器包括；多個輸入開關、采樣網 絡和比較器陣列。
[0044] 其中，采樣網絡包括多個采樣電容，多個采樣電容與多個輸入開關一一對應相連， 采樣網絡用于對模擬輸入信號或上一級余量電壓進行采樣，并輸出模擬輸入信號或上一級 余量電壓的采樣值。比較器整列與采樣網絡相連，比較器陣列用于根據采樣值輸出每級3 位流水線輸出數據，其中，比較器陣列包括多個比較器。
[0045] 具體地，本發明實施例的流水線模數轉換器的第一級流水線21和第=級流水線 23所采用的流水線級的具體結構如圖5所示，第二級流水線22和第四級流水線24所采用 的流水線級的具體結構如圖6所示。模擬輸入信號同時接到余量增益單元和子模數轉換器 的采樣網絡的采樣電容（如圖5所示的電容31、33、38和如圖6所示的電容49、51、57所 示）。比較器陣列的多個比較器（如圖5和圖6中的比較器1、…、比較器n所示）完成本 級模數轉換功能，數字控制單元（如圖5中數字控制單元36和圖6中數字控制單元54所 示）將比較器輸出數字信號轉換為余量增益單元中開關的控制信號，余量增益單元則完成 采樣、減法和余差放大功能。其中，如圖5所示，數字控制單元（36)將比較器陣列的比較器 (34、35)的輸出數字信號編碼為余量增益單元采樣電容負極板開關陣列（39)的控制信號， 控制其選擇采樣電容（38)在放大相所接的參考電壓。
[0046] 在本發明的一個具體實施例中，本發明實施例由第一、二、S、四級流水線（21、22、 23、24)，一級4位全并行子模數轉換器（25)，時鐘對齊與數字校正電路（20)構成。第一、 二、S、四級流水線（21、22、23、24)與最后一級的4位全并行子模數轉換器（25)依次相連， 所有級的輸出經過時鐘對齊與數字校正電路（20)，得到實際結果；其中，第一、二、=、四級 流水線（21、22、23、24)各自產生3位數字輸出，最后一級全并行子模數轉換器（25)產生4 位輸出，所有數字碼經時鐘對齊與數字校正電路（20)得到12位最終輸出。另外，流水線模 數轉換器所用的流水線級由子模數轉換器、數字控制單元和余量增益單元組成，數字控制 單元由新引入的時鐘觸發控制。下面對新引入的時鐘觸發控制進行詳細寶述。
[0047] 進一步地，在本發明的一個實施例中，第二級流水線與第四級流水線的數字控制 單元由時序的時鐘相巧W控制，第一級流水線與第=級流水線的數字控制單元由時序的時 鐘相扔d控制。
[0048] 進一步地，在本發明的一個實施例中，時鐘相巧d上升沿比采樣相約上升沿提前一 個數字控制單元的延時，下降沿與采樣相0下降沿同時；時鐘相托上升沿比放大相捉上 升沿提前一個數字控制單元的延時，下降沿與放大相巧下降沿同時。
[0049] 也就是說，新引入的時鐘相上升沿比問上升沿提前一個數字控制單元的延時， 下降沿與巧下降沿同時；上升沿比巧上升沿提前一個數字控制單元的延時，下降沿與 巧下降沿同時；約d上升沿用于觸發偶數級流水線的數字控制單元，上升沿用于觸發奇 數級流水線的數字控制單元。
[0化0] 其中，本發明實施例在相關技術中兩相不交疊時鐘的基礎上，新引入兩個時鐘相。 新的時鐘相比放大相提前開始，用來觸發數字控制單元。當放大相開始時，數字控制單元輸 出已經達到穩定，余量增益單元可W立即開始建立，避免了數字控制單元的延時占用建立 時間。此外，新的時鐘相與放大相同時結束，保證數字控制單元的輸出可W在放大相一直保 持穩定，不會在輸出余量電壓產生不必要的毛刺，從而提高了建立精度。
[0化1] 具體地，圖5和圖6所示電路由圖7所示的新型時序控制。其中，和圖3的傳統 時序相比，新型時序中增加了巧和巧兩個時鐘相。新時序中，巧d上升沿比0上升沿提前 A td(數字控制單元延時），下降沿與約下降沿同時；巧d上升沿比巧上升沿提前A td，下降 沿與&下降沿同時。巧1/用于控制第二級流水線22和第四級流水線24中的數字控制單元， Ad用于控制第一級流水線21和第S級流水線23中的數字控制單元。接下來結合圖5, W 第一級流水線21為例，描述新時序下流水線級的具體工作原理。
[005引圖5中，開關26、28、37由0控制，開關40由從控制，開關30、32由齡控制，數字 控制單元36由新時序中的上升沿觸發，開關39由數字控制單元36的輸出信號控制。 在采樣相巧為高期間，開關26、28、37導通，采樣電容31、33、38的負極板均接到模擬輸入。 此外，開關40也在從的控制下導通。腳下降沿到來后，開關40斷開，采樣電容38采得輸 入電壓。同時，比較器34、35開始對其輸入端信號進行比較。口M上升沿到來時，數字控制 單元36開始工作，將比較器輸出的數字信號轉換為開關39的控制信號，W決定在放大相期 間采樣電容38負極板所接的電壓。在放大相，巧為高，開關27、29導通，子模數轉換器采 樣網絡預充參考電壓。反饋開關42導通。由于數字控制單元36的輸出在?^2上升沿到來之 前已經達到穩定，因此開關39控制信號穩定，采樣電容38負極板電壓確定，輸出余量電壓 在夢2上升沿到來后立即開始建立。因此，和傳統流水線模數轉換器工作時序相比，本發明所 提出的時序避免了數字控制單元的延時占用余量增益單元的建立時間。余量增益單元可用 的建立時間變大后，整體轉換精度得到顯著提升。該一優勢在高速電路中尤其突出，因為流 水線模數轉換器中，運算放大器的速度往往是整個電路速度的瓶頸，而本發明提出的時序 則給了運算放大器更多的建立時間，使得同一個運算放大器在本時序下可W比在傳統時序 下達到更高的建立精度。此外，因為和巧d的下降沿分別與灼和巧的下降沿同時，在整 個放大相期間，數字控制單元的輸出都保持穩定，避免了由于數字控制單元輸出變化導致 本級流水線輸出余量電壓發生跳變而影響下級的采樣精度。
[0化3] 進一步地，在本發明的一個實施例中，圖7所示新型控制時序的產生電路如圖8所 示。其中，D1、D2、D3分別為反相器鏈構成的延時模塊。通過調整D3的延時大小可W調節 妍與巧、^6與口2下降沿之間的距離，調整D2延時的大小可W調節約d與91、9m與A上 升沿之間的距離。
[0054] 在本發明的實施例中，本發明實施例的時序來獲取可用建立時間最大化，為電路 中的余量增益單元提供更長建立時間，大大提高了高速流水線模數轉換器的轉換精度，具 有廣泛應用前景。
[0化5] 進一步地，在本發明的一個實施例中，模擬輸入信號到達第一級流水線21的子模 數轉換器和余量增益單元各自的采樣電容的延時相同。
[0化6] 其中，直接去除流水線模數轉換器的前端采樣保持放大電路會造成孔徑誤差。由 于輸入信號通路延時不同及采樣時鐘不一致，余量增益單元和子模數轉換器實際采樣到的 電壓值有差別，即孔徑誤差。在本發明實施例的流水線模數轉換器的第一級流水線21中， 除了讓余量增益單元和子模數轉換器使用同一個時鐘從進行采樣外，還通過時間常數匹配 來減小孔徑誤差。子模數轉換器內部開關26與28使用完全相同的開關，電容31和33的 電容值也完全相同。記開關26的導通電阻為1^26,開關37的導通電阻為氏。37,在第一級流 水線21中，它們的大小滿足：R"37 ? C38= R""2e ? Cw。通過匹配，模擬輸入到達采樣電容31 和38的延時相同，減小了孔徑誤差。
[0化7] 優選地，在本發明的一個實施例中，第一級流水線的多個輸入開關可W為改進的 柵壓自舉開關。其中，第一級流水線21的輸入開關使用一種改進的柵壓自舉開關，在開關 關斷時新加入晶體管將開關管的襯底和地連接；在開關導通時新加入晶體管將開關管的襯 底和源極連接，消除體效應，提高采樣性能。
[0化引具體地，參照圖9所示，為了實現高速高精度的采樣，在本發明實施例的流水線模 數轉換器的第一級流水線21中，所有輸入開關37、26、28都采用改進的柵壓自舉開關，其結 構如圖所示。其主體電路由Abo等人在文獻[A. Abo and P. Gray, "A 1. 5V，10-bit，14MS/ s Pipeline Analog-to-Digital Converter", in Proc.IEEE Symposium on VLSI Circuits, pp. 166-169,化ne 199引中提出。與Abo等人提出的柵壓自舉開關相比，圖9所 示電路新增加了兩個晶體管M13和M14來消除開關導通時M12的體效應。在時鐘4為低 時，開關M7和Mil將Ml2的柵極G放電至0，M14將Ml2的襯底接地。與此同時，電容C3兩 端電壓通過M3和M6充電至電源電壓Vdd。在充電過程中，M8和M9將M12和C3隔離。當 時鐘4變為高后，M5將M8的柵極電壓拉低，M8導通后，C3上面的電荷通過M8給M12的柵 極G充電。M9的導通使得M12的柵極電壓能夠始終比輸入電壓Vin高Vdd。在開關導通過 程中，M12的柵源電壓恒定，消除了導通電阻隨輸入信號變化帶來的非線性。而同時，新加 入的M13在4為高時將開關管M12的襯底和源極連接，消除了體效應，進一步提高了采樣 的精度。
[0059] 根據本發明實施例提出的流水線模數轉換器，通過第一至第四級流水線與全并行 子模數轉換器依次相連，每級流水線得到3位流水線數字輸出數據，和最后一級輸出的4位 輸出數據一起通過時鐘對齊與數字校正電路進行時鐘對齊與數字校正處理，實現最后的12 位數字輸出，新的時序可獲取可用建立時間最大化，大大提高流水線模數轉換器的轉換精 度，減小轉換時間，同時兼顧速度、精度、功耗、面積要求，結構簡單，更好地滿足用戶的使用 要求，具有廣泛應用前景。
[0060] 應當理解，本發明的各部分可W用硬件、軟件、固件或它們的組合來實現。在上述 實施方式中，多個步驟或方法可W用存儲在存儲器中且由合適的指令執行系統執行的軟件 或固件來實現。例如，如果用硬件來實現，和在另一實施方式中一樣，可用本領域公知的下 列技術中的任一項或他們的組合來實現；具有用于對數據信號實現邏輯功能的邏輯口電路 的離散邏輯電路，具有合適的組合邏輯口電路的專用集成電路，可編程口陣列（PGA)，現場 可編程口陣列（FPGA)等。
[0061] 本【技術領域】的普通技術人員可W理解實現上述實施例方法攜帶的全部或部分步 驟是可W通過程序來指令相關的硬件完成，所述的程序可W存儲于一種計算機可讀存儲介 質中，該程序在執行時，包括方法實施例的步驟之一或其組合。
[0062] 此外，在本發明各個實施例中的各功能單元可W集成在一個處理模塊中，也可W 是各個單元單獨物理存在，也可W兩個或兩個W上單元集成在一個模塊中。上述集成的模 塊既可W采用硬件的形式實現，也可W采用軟件功能模塊的形式實現。所述集成的模塊如 果W軟件功能模塊的形式實現并作為獨立的產品銷售或使用時，也可W存儲在一個計算機 可讀取存儲介質中。
[0063] 上述提到的存儲介質可W是只讀存儲器，磁盤或光盤等。
[0064] 在本說明書的描述中，參考術語"一個實施例"、"一些實施例"、"示例"、"具體示 例"、或"一些示例"等的描述意指結合該實施例或示例描述的具體特征、結構、材料或者特 點包含于本發明的至少一個實施例或示例中。在本說明書中，對上述術語的示意性表述不 一定指的是相同的實施例或示例。而且，描述的具體特征、結構、材料或者特點可W在任何 的一個或多個實施例或示例中W合適的方式結合。
[0065] 盡管上面已經示出和描述了本發明的實施例，可W理解的是，上述實施例是示例 性的，不能理解為對本發明的限制，本領域的普通技術人員在不脫離本發明的原理和宗旨 的情況下在本發明的范圍內可W對上述實施例進行變化、修改、替換和變型。
【權利要求】
1. 一種流水線模數轉換器，其特征在于，包括： 第一至第四級流水線，所述第一至第四級流水線依次相連，第一級流水線用于對模擬 輸入信號進行采樣保持并轉換為第一級3位流水線輸出數據，并且根據所述第一級3位流 水線輸出數據生成余量電壓，以及第二至第四級流水線根據上一級的余量電壓依次輸出第 二級至第四級3位流水線輸出數據和生成對應的余量電壓； 全并行子模數轉換器，所述全并行子模數轉換器與第四級流水線相連，用于根據第四 級流水線的余量電壓輸出4位輸出數據；以及 時鐘對齊與數字校正電路，所述時鐘對齊與數字校正電路分別與所述第一至第四級流 水線和所述全并行子模數轉換器相連，用于根據每級3位流水線輸出數據和4位輸出數據 進行時鐘對齊與數字校正，實現12位數字輸出。
2. 根據權利要求1所述的流水線模數轉換器，其特征在于，每級流水線均包括： 子模數轉換器，用于根據所述模擬輸入信號或所述上一級余量電壓生成所述每級3位 流水線輸出數據； 數字控制單元，用于輸出所述每級3位流水線輸出數據，并根據所述每級3位流水線輸 出數據通過時序觸發控制生成開關控制信號； 余量增益單元，用于根據所述模擬輸入信號和所述開關控制信號生成所述對應的余量 電壓。
3. 根據權利要求2所述的流水線模數轉換器，其特征在于，所述子模數轉換器包括： 多個輸入開關； 采樣網絡，用于對所述模擬輸入信號或上一級余量電壓進行采樣，并輸出所述模擬輸 入信號或上一級余量電壓的采樣值，其中，所述采樣網絡包括多個采樣電容，所述多個采樣 電容與所述多個輸入開關 對應相連； 比較器陣列，所述比較器整列與所述采樣網絡相連，用于根據所述采樣值輸出所述每 級3位流水線輸出數據，其中，所述比較器陣列包括多個比較器。
4. 根據權利要求2所述的流水線模數轉換器，其特征在于，第二級流水線與所述第四 級流水線的數字控制單元由所述時序的時鐘相控制，所述第一級流水線與第三級流水 線的數字控制單元由所述時序的時鐘相控制。
5. 根據權利要求4所述的流水線模數轉換器，其特征在于， 所述時鐘相仍，上升沿比采樣相上升沿提前一個數字控制單元的延時，下降沿與所 述采樣相A下降沿同時； 所述時鐘相％ 〃上升沿比放大相於上升沿提前一個數字控制單元的延時，下降沿與所 述放大相％下降沿同時。
6. 根據權利要求2所述的流水線模數轉換器，其特征在于，所述模擬輸入信號到達所 述第一級流水線的子模數轉換器和余量增益單元各自的采樣電容的延時相同。
7. 根據權利要求3所述的流水線模數轉換器，其特征在于，所述第一級流水線的多個 輸入開關為改進的柵壓自舉開關。
【文檔編號】H03M1/12GK104485957SQ201410602834
【公開日】2015年4月1日 申請日期:2014年10月31日 優先權日:2014年10月31日
【發明者】羅華, 魏琦, 楊華中 申請人:清華大學