本發明實施例涉及電路技術領域，尤其涉及一種比較器及模數轉化器。

背景技術：

模擬數字轉化器(Analog to Digital Converter，ADC)，簡稱模數轉化器能夠將采集到的模擬信號轉化為數字信號，使其在眾多領域都具有重要的應用。隨著科技的發展，對信號采集系統中的模數轉化器的性能要求越來越高。而比較器的性能時評判模數轉化器性能的重要參數。

在Sigma-delta模擬數字轉換器(-ΔADC)中應用的傳統比較器通常會因小的輸入信號，如噪聲，就會引起比較器輸出結果反轉。此外，傳統的動態鎖存比較器會由失配等因素對隨機失調電壓產生一定影響，使得比較器的比較信號不能穩定輸出。現有技術中，通過引入遲滯解決比較器反轉的問題，采用前置運放來減少對電壓的影響，因而需要多個時鐘相位，不同時鐘寬度，驅動各個電路，從而產生多個工作狀態。

然而，在-ΔADC中，比較器的引入遲滯會使得ADC的精度下降，且比較器的輸出速度較慢，進一步影響輸出信號的可靠性。

技術實現要素：

本發明實施例提供一種比較器和模數轉化器，該比較器以提高比較信號的比較精度，以及比較結果的輸出速度為目的，實現了一種高精度、高速度的比較器。

第一方面，本發明實施例提供了一種比較器，該比較器包括：第一控制開關、第二控制開關、正反饋環、差分對管、以及控制電路；

所述第一控制開關的控制端與第一時鐘信號端電連接、信號輸入端與輸入電源電連接、以及信號輸出端與第一控制節點電連接，所述第二控制開關的控制端與所述第一時鐘信號端電連接、信號輸入端與所述輸入電源電連接、以及信號輸出端與第二控制節點電連接，所述第一控制開關和所述第二控制開關用于控制所述正反饋環進行狀態重置；

所述正反饋環的控制輸入端與所述輸入電源電連接、第一輸出端與所述第一控制節點電連接、第二輸出端與所述第二控制節點電連接、以及控制輸出端與第三控制節點電連接，用于對所述第一控制節點和所述第二控制節點的電位進行鎖存；

所述差分對管包括第一晶體管和第二晶體管，所述第一晶體管的第一電極與所述第一控制節點電連接、第二電極與所述第三控制節點電連接，所述第一晶體管的控制端為第一比較信號輸入端，所述第二晶體管的第一電極與所述第二控制節點電連接、第二電極與所述第三控制節點電連接，所述第二晶體管的控制端為第二比較信號輸入端；

所述控制電路的輸入端與參考電源電連接、輸出端與第三控制節點電連接，用于控制所述參考電源向所述第三控制節點輸入參考電壓；

相應的，所述第一控制節點作為所述比較器的第一輸出端、所述第二控制節點作為所述比較器的第二輸出端。

第二方面，本發明實施例提供了一種模數轉化器，該模數轉化器包括本發明實施例提供的比較器。

本發明實施例提供了一種比較器及模數轉化器，該比較器由第一控制開關、第二控制開關、正反饋環、差分對管以及控制電路組成，通過控制電路控制參考電源的輸入，使得差分對管對控制節點電位的進行放大并采用控制開關控制正反饋環進行狀態重置，同時通過正反饋環對比較結果進行信號鎖存，從而提高比較器的輸出精度和速度。

附圖說明

圖1是本發明實施例一提供的一種比較器的電路圖；

圖2A是本發明實施例二提供的一種比較器的電路圖；

圖2B是本發明實施例二提供的一種具有信號鎖存功能的比較器電路圖；

圖2C是本發明實施例二提供的一種比較器信號仿真模擬圖；

圖3是本發明實施例三提供的一種模數轉化器的結構框圖。

具體實施方式

下面結合附圖和實施例對本發明作進一步的詳細說明。可以理解的是，此處所描述的具體實施例僅僅用于解釋本發明，而非對本發明的限定。另外還需要說明的是，為了便于描述，附圖中僅示出了與本發明相關的部分而非全部結構。

實施例一

圖1是本發明實施例一提供的一種比較器的電路圖，該比較器可適用于比較信號差距較小的情況，該比較器可用于模數轉化器中，如圖1所示，該比較器包括：第一控制開關11、第二控制開關12、正反饋環20、差分對管N1和N2、以及控制電路30。

其中，第一控制開關11的控制端與第一時鐘信號端Φ1電連接、信號輸入端與輸入電源Vdd電連接、以及信號輸出端與第一控制節點A電連接，第二控制開關12的控制端與第一時鐘信號端電連接以輸入第一時鐘信號Φ1、信號輸入端與輸入電源Vdd電連接、以及信號輸出端與第二控制節點B電連接，第一控制開關11和第二控制開關12用于控制正反饋環20進行狀態重置。

正反饋環20的控制輸入端與輸入電源Vdd電連接、第一輸出端與第一控制節點A電連接、第二輸出端與第二控制節點B電連接、以及控制輸出端與第三控制節點C電連接，用于在第三控制節點C的控制下，對第一控制節點A和第二控制節點B的電位進行重置或鎖存。

差分對管包括第一晶體管N1和第二晶體管N2，第一晶體管N1的第一電極與第一控制節點A電連接、第二電極與第三控制節點C電連接，第一晶體管N1的控制端為第一比較信號Vin+的輸入端，第二晶體管N2的第一電極與第二控制節點B電連接、第二電極與第三控制節點C電連接，第二晶體管N2的控制端為第二比較信號Vin-的輸入端。

控制電路30的輸入端與參考電源Vref電連接、輸出端與第三控制節點C電連接，用于控制參考電源Vref向第三控制節點C輸入參考電壓。相應的，第一控制節點A作為比較器的第一輸出端、第二控制節點B作為比較器的第二輸出端。

示例性的，當第一時鐘信號Φ1控制第一控制開關11和第二控制開關12第一次導通時，輸入電源Vdd的電信號分別通過第一控制開關11傳輸至第一控制節點A，通過第二控制開關12傳輸至第二控制節點B，以此使得分別與第一控制節點A和第二控制節點B連接的正反饋環20進行狀態重置。與此同時，控制電路30控制參考電源Vref不向第三控制節點C提供參考電壓。

當第一時鐘信號Φ1反轉時，第一控制開關11和第二控制開關12處于斷開狀態，輸入電源Vdd不再通過第一控制開關11和第二控制開關12分別傳輸至第一控制節點A和第二控制節點B。此時，若由第一晶體管N1和第二晶體管N2的控制端分別有第一比較信號Vin+和第二比較信號Vin-輸入時，比較器進入比較狀態，對第一比較信號Vin+和第二比較信號Vin-進行比較。與此同時，控制電路30控制參考電源Vref向第三控制節點C提供參考電壓，以驅動差分對管，即第一晶體管N1和第二晶體管N2，拉低狀態重置后第一控制節點A和第二控制節點B的高電位。由于輸入的第一比較信號Vin+和第二比較信號Vin-不同，因而使得第一控制節點A和第二控制節點B電位具有不同的變化，當其中一個控制節點降為低電平時，另一控制節點仍保持高電平。而正反饋環具有正反饋的作用，該正反饋作用體現在對輸入信號進行放大，使得低電平信號繼續降低，而高電平信號繼續升高。因而正反饋環會將高電平控制節點的電位抬高，而將低電平控制節點的電位繼續降低，以使得兩個電位節點之間的差值不斷放大，以輸出較高精度的比較結果。

當第一時鐘信號Φ1再次反轉時，參考電源Vref不再給第三控制節點C提供參考電壓，同時由于正反饋環的正反饋作用，使得第一控制開關11和第二控制開關12再次導通時，輸入電源Vdd的高電平信號再次通過第一控制開關11和第二控制開關12分別傳輸至第一控制節點A和第二控制節點B，但由于正反饋環的正反饋作用，使得兩個控制節點的電位不再發生變化，從而達到信號鎖存的作用。直到第一時鐘信號再次反轉，使得比較器為比較狀態，且輸入的比較信號發生變化，才會使得比較器再次進行上述信號比較的過程。

其中，該正反饋環可以是任意具有正反饋放大作用的元器件或多個元器件的組成，例如可以是兩個背靠背連接的反相器、與非門鎖存器等。

例如，將第一晶體管N1和第二晶體管N2均選為N型晶體管。在比較狀態時，比較信號輸入端Vin+和Vin-分別輸入比較信號，即由第一晶體管N1的柵極輸入的第一比較信號Vin+和第二晶體管N2的柵極輸入的第二比較信號Vin-。當第一比較信號Vin+為500.1mv，第二比較信號Vin-為500mv時，由第一晶體管N1與第二晶體管N2具有相同的性能，從而致使流經第一晶體管N1和第二晶體管N2源漏極的電流不同，使得第一控制節點A的電位變化較快，首先降為低電平，而第二控制節點B的電位仍保持為高電平信號。由正反饋環的正反饋作用使得第一控制節點A的電位繼續保持降低，而第二控制節點B的電位繼續升高，造成第一控制節點A和第二控制節點B的電位差不斷放大，從而輸出相應的比較結果。

本發明實施例提供的比較器通過控制電路控制參考電源的輸入，使得差分對管對控制節點電位的進行放大并采用控制開關控制正反饋環進行狀態重置，同時通過正反饋環對比較結果進行信號鎖存，從而提高比較器的輸出精度和速度。

實施例二

圖2A是本發明實施例二提供的一種比較器的電路圖，本實施例在上述實施例的基礎上進行了具體化，提供了各個電路的具體電路元件，如圖2A所示，控制電路30包括第一開關SW1、第二開關SW2、第三開關SW3、第四開關SW4和電容C1。

電容C1的第一端通過第一開關SW1與參考電源Vref電連接、以及通過第三開關SW3接地，電容C1的第二端通過第二開關SW2接地、以及通過第四開關SW4與第三控制節點C電連接，第一開關SW1的控制端，以及第二開關SW2的控制端與第二時鐘信號端電連接以輸入第二時鐘信號Φ2，第三開關SW3的控制端以及第四開關SW4的控制端與第一時鐘信號端電連接以輸入第一時鐘信號Φ1。

將第一開關SW1、第二開關SW2、第三開關SW3和第四開關SW4均優選為N型晶體管，則在第二時鐘信號端輸入的第二時鐘信號Φ2為高電平，第一時鐘信號端輸入的第一時鐘信號Φ1為低電平時，第一開關SW1和第二開關SW3導通，第三開關SW3和所述第四開關SW4斷開。即向第一開關SW1的柵極和第二開關SW2的柵極輸入高電平信號使得第一開關SW1和第二開關SW2導通，向第三開關SW3和第四開關SW4的柵極輸入低電平的信號使得第三開關SW3和第四開關SW4斷開。此時，參考電源Vref通過導通的第一開關SW1和第二開關SW2構成的回路向電容C1進行充電，使得電容C1的第一極板即靠近第一開關SW1的極板帶正電荷，而第二極板帶負電荷。

當第一控制開關11和第二控制開關12為P型晶體管時，即第一控制開關11對應于第三晶體管P1，第二控制開關對應于第四晶體管P2。此時，第三晶體管P1的控制端即柵極與第一時鐘信號端電連接以使第一時鐘信號Φ1輸入、第一電極即源極與第一控制節點A電連接、以及第二電極即漏極與輸入電源Vdd電連接，第四晶體管P2的控制端即柵極與第一時鐘信號端電連接以使第一時鐘信號Φ1輸入、第一電極即源極與第二控制節點B電連接、以及第二電極即漏極與輸入電源Vdd電連接。

當第一時鐘信號輸入端輸入的第一時鐘信號Φ1為低電平時，第三晶體管P1和第四晶體管P2導通。在第三晶體管P1和第四晶體管P2第一次導通時，輸入電源Vdd高電平的電信號會通過導通的第一晶體管P1和導通的第二晶體管P2分別傳輸至第一控制節點A和第二控制節點B。

將正反饋環20優選為兩個反相器組成的正反饋電路，即正反饋環20包括第一反相器F1和第二反相器F2。兩個反相器以背靠背的方式連接，即第一反相器F1的輸入端與第二反相器F2的輸出端電連接、輸出端與第二反相器F2的輸入端電連接。此時，將第一反相器F1的輸出端與第一控制節點A電連接，第二反相器的輸出端與第二控制節點B電連接，使得與第一控制節點A電連接的第一反相器F1的輸出端為高電平，進而使得第二反相器F2的輸入端為高電平，相應的，與第二控制節點B電連接的第二反相器的輸出端為高電平，使得第一反相器的輸入端為高電平，從而使得反相器重置為第三態，以完成正反饋環的重置。另外，第一反相器F1的輸入控制端，以及第二反相器F2的輸入控制端與輸入電源Vdd電連接，第一反相器F1的控制輸出端以及所述第二反相器F2的控制輸出端與第三控制節點C電連接。

當將第一反相器F1和第二反相器F2均優選為由兩個型號相反的晶體管組成時，即第一反相器F1由P型的第五晶體管P3和N型的第六晶體管N3組成，第二反相器F2由P型的第七晶體管P4和N型的第六晶體管N4組成。其中，第五晶體管P3的控制端即柵極與第六晶體管N3的控制端即柵極電連接構成第一反相器F1的輸入端，第五晶體管P3的第一電極即源極與第六晶體管N3的第一電極源極電連接構成第一反相器F1的輸出端，第五晶體管P3的第二電極即漏極與輸入電源Vdd電連接，第六晶體管N3的第二電極即漏極與第三控制節點C電連接。同樣的，第七晶體管P4的控制端即柵極與第八晶體管N4的控制端即柵極電連接構成第二反相器F2的輸入端，第七晶體管P4的第一電極即源極與第八晶體管N4的第一電極即源極電連接構成第二反相器F2的輸出端，第七晶體管P4的第二電極即漏極與輸入電源Vdd電連接，第八晶體管N4的第二電極即漏極與第三控制節點C電連接。

示例性的，當第一時鐘信號Φ1為低電平，第二時鐘信號Φ2為高電平時，第三晶體管P1和第四晶體管P2導通，使得輸入電源Vdd的高電平信號分別傳輸至第一控制節點A和第二控制節點B，對兩個背靠背反相器組成的正反饋環進行狀態重置。此時，參考電源Vref向電容C1進行充電。

當第一時鐘信號Φ1為高電平，第二時鐘信號Φ2為低電平時，第三晶體管P1和第四晶體管P2不再導通，電容C1向第三控制節點放電。當有比較信號Vin+和Vin-輸入時，第一晶體管N1和第二晶體管N2導通，使得由第一控制節點A經過第一晶體管N1至第三控制節點C有電流Id1通過，相應的由第二控制節點B通過第二晶體管N2至第三控制節點C有電流Id2通過。Id1和Id2匯集至第三控制節點C后，通過導通的第四開關SW4對電容C1進行反向充電。同時，由于第一反相器F1和第二反相器F2的輸入端均為高電平，故第五晶體管P3和第七晶體管P4不導通，而第六晶體管N3和第八晶體管N4導通。由第一控制節點A經過第六晶體管N3由電流Id3通過，由第二控制節點B經過第八晶體管N4有電流Id4通過。Id3和Id4同樣會經控制節點C和第四開關SW4對電容C1進行反向充電。因而，第一控制節點A電位通過第一晶體管N1和第六晶體管N3形成的電流向電容C1反向充電，使其電位快速降低，并最終通過第三開關SW3接地。同樣的，第二控制節點B的電位通過第二晶體管N2和第八晶體管N4形成的電流向電容C1反向充電，使其電位快速降低，并最終通過第三開關SW3接地。當輸入的比較信號Vin+與Vin-不同時，流經第一晶體管N1和第二晶體管N2的電流不同，致使第一控制節點A和第二控制節點B的電位下降的速度不同，從而使得第一控制節點A和第二控制節點B的電位必有其中之一先下降為低電平，而另一控制節點仍保持高電平。若所輸入的第一比較信號Vin+大于第二比較信號Vin-，則第一控制節點A的電位首先下降為低電平。此時，第一反相器F1的輸出端變為低電平，使得第二反相器F2的輸入端同為低電平，致使第二反相器F2的輸出高電平，從而進一步將保持高電平信號的第二控制節點B的電位拉高，相應的，第一反相器F1的輸入端為高電平，致使第一反相器F1的輸出端為低電平，從而進一步將首先降為低電平信號的第一控制節點A的電位繼續拉低。最終，由第一控制節點A和第二控制節點B輸出的比較信號差值被放大。

此外，圖2B是本發明實施例二提供的具有鎖存器的比較器電路圖，如圖2B所示，該比較器還可以包括信號鎖存器。可將信號鎖存器優選為與非門信號鎖存器，其第一輸入端R與第一控制節點A電連接、第二輸入端S與第二控制節點B電連接，用于將第一控制節點A和第二控制節點B的電信號轉化為數值信號并鎖存，以實現比較器輸出信號的進一步鎖存。

示例性的，圖2C是本發明實施例二提供的一種比較器信號仿真模擬圖，如圖2C所示，其中，整個電路在180nm工藝下仿真，電源電壓為1V，輸入時鐘clk為第二時鐘信號Φ2，時鐘周期為12ns，占空比50％，而Φ1為其相反相位，本領域的技術人員可以想到，在此不再圖中標示。輸入信號Vin-為常量500mV，Vin+如圖為幅值在499.9mV～500.1mV擺動的方波，輸入差分信號僅為±0.1mV。最終，輸出信號Vo+和Vo-，以及經信號鎖存器SR鎖存后輸出的信號Q和，結合輸入信號Vin+和時鐘信號clk而發生變化。其技術原理與本發明實施例敘述的比較器工作過程相同，在此不再贅述。

本發明實施例通過具體的比較器電路圖，通過采用兩個時鐘信號，兩種工作狀態實現比較器的信號比較，簡化了電路結構，降低了功耗，此外采用一個電容控制電路控制差分對管，節省了面積，利用信號鎖存器對輸出信號進一步鎖存，進一步提高了比較信號的輸出穩定性及精度。

實施例三

圖3是本發明實施例三提供的一種模數轉化器的結構框圖，該模數轉化器可以將采集到的模擬信號轉化為計算機等可直接處理的數值信號，如圖3所示，該模數轉化器300包括本發明實施例提供的比較器100。

注意，上述僅為本發明的較佳實施例及所運用技術原理。本領域技術人員會理解，本發明不限于這里所述的特定實施例，對本領域技術人員來說能夠進行各種明顯的變化、重新調整和替代而不會脫離本發明的保護范圍。因此，雖然通過以上實施例對本發明進行了較為詳細的說明，但是本發明不僅僅限于以上實施例，在不脫離本發明構思的情況下，還可以包括更多其他等效實施例，而本發明的范圍由所附的權利要求范圍決定。